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FPGA逻辑综合的可靠性
1。1概述
现场可编程门阵列（FPGA)技术的发展势头迅猛,FPGA和全球市场预计将从19亿年的19亿美元增长到27.5亿年的27.5亿美元。赛灵思公司在1984年创立以来，fpga实际上已经从简单的胶水逻辑芯片取代定制专用集成电路(asic)和信号处理和控制应用程序处理器.在工业控制市场可编程自动化控制器(pac）获得认可的理想解决方案是需要高度集成的应用程序模拟和数字I / O,浮点处理和无缝连接到多个处理节点。国家提供了各种PAC的解决方案是由一个常见的软件开发环境，虚拟仪器。使用虚拟仪器，您可以构建定制的I / O接口用于附加软件工业应用,如虚拟仪器FPGA模块。这种技术为何如此成功？本文介绍了fpga和突出的一些好处,证明fpga为何如此独特。

1.2什么是FPGA ?
在最高的层次上，fpga是可重复编程的硅芯片。使用预先构建的逻辑块和可编程的路由资源，您可以配置这些芯片来实现自定义硬件功能而没有其他的替代品。你开发软件和数字计算任务时编译到一个配置文件或比特流，其中会包含关于应该如何连接在一起的组件的信息.此外, 当你重新编译不同的电路配置时，fpga具有完全可重构和立即采取全新的“个性”，.在过去，FPGA技术只适用于数字硬件设计，对此工程师有着深刻的理解。然而,FPGA编程的规则变化，一种新技术高级设计工具的兴起，可以使图形方框图甚至C代码转换成数字硬件电路。
一个FPGA芯片,是由许多未配置的逻辑门构成。不同于固定模式,供应商定义的功能ASIC(专用集成电路）芯片,可以为您的特定应用程序配置和重新配置fpga的逻辑构成。fpga用于应用程序开发和制作ASIC的成本高昂，或放入后必须重新配置硬件服务。一些灵活软件为可编程架构的fpga提供福利,如高性能的执行自定义算法,精确定时和同步，快速决策,同时并行任务的执行。今天，fpga在仪器等设备中出现,应用于消费电子产品、汽车、飞机、复印机和特定于应用程序的计算机硬件。在FPGA中经常使用于工业控制产品, 工程师此前从未访问FPGA工业控制功能。定义fpga历来所需专业知识，对于使用HDL编程或复杂的设计工具使用比由控制工程师和硬件设计工程师更容易.
各行业采用FPGA芯片与FPGA相结合，这是最好的基于asic和处理器的系统。fpga提供与硬件同步的速度和可靠性，但它们不需要花费大量的费用来专门进行ASIC设计。可重复编程的硅也有相同的性能，它的运行显示一个处理器系统的灵活性,但它不是处理核心的数量的限制。与处理器相比，fpga在本质上是真正的并行，这样当不同处理操作时不需要争夺相同的资源。每个独立处理任务分配给一个专用的芯片,并且对其他逻辑块自主功能没有任何影响。因此，一个应用程序的一部分的性能不受影响时,可以添加额外的处理。
1.3技术背景
  一个通用的岛状的FPGA架构，它是由一个2D数组可配置逻辑块（CLBs）连接可编程全球路由体系结构构成。每个CLB可以参数化(k，N),即,它由N LUTs和每个LUT 有k输入.配置位由每个LUT来实现所需的功能。LUT的输入和输出是完全通过intra-CLB连接路由（本地路由)MUXes，它允许的信号是分别从路由和CLB内部的输入和输出.CLBs是通过inter-CLB路由连接元素，即开关盒和连接盒由电线部署在路由通道的宽度w（曲目的数量）。电线开关盒和包装箱一起由电线连接本地路由,占据整个互连体系结构。网格是双向和单向可编程互连点（pip）。通常,所实现的双向pip值是通过晶体管，而单向pip值是在MUXes选择位.这些配置位配置pip值导致大多数配置位在FPGA。因此,互联FPGA设计至关重要，因为路由结构贡献了很大一部分的FPGA总面积和配置.存在大量的研究团体探索各种不同的优化目标FPGA架构。本文中，在现代工业最受欢迎的FPGA架构是假定的。
1。4 对FPGA技术的可靠性
在文献中，有很多是研究FPGA可靠性。他们可以大致分为两种,研究误差检测、评价和预测，及减少错误的方法。本文是专注于误差抑制算法。FPGA可靠性的两个主要威胁来自硬错误引起的电路处理和由于粒子辐射引起的软错误。
针对由于制造缺陷引起的硬错误,以下技术已经开发出来：
·定位电路冗余和掩盖缺陷
基于列的冗余技术，已经被用在Altera FPGA的Stratix II。如果在一列的一个逻辑块是在测试过程中发现缺陷的设备，整个列会被忽略，它的功能是实现冗余列。除了冗余列和行,一些细粒度的冗余架构也提出，在冗余路由资源均匀分布在FPGA容忍缺陷.上述公差对FPGA用户是透明的,和相同的合成可用于所有芯片的FPGA的应用程序一样.这种manufacturer—masking方法大规模生产降低合成成本，但存在低缺陷覆盖率,大面积开销，由于旁路电路和额外的延迟的缺陷.例如，只有在同一列的有缺陷的逻辑块存在一个额外的列是可以接受的,如Stratix II。
· Circuit—wise合成
这项技术已应用于缺陷率高的电路,特别是对于nano—technologies.发现每个缺陷所在，然后为了解决缺陷为每个芯片专门布置和选择路线。Circuit-wise合成不适合大规模生产的FPGA的应用程序。此外,测试成本高得令人难以忍受。
· Triple—modular冗余（TMR)
与前两种方法相比，在合成过程中，TMR不需要检测和定位缺陷。然而,它有很大的面积，功率和性能方面的损耗。
· 多种配置
由Xilinx EasyPath pre-develops多个合成一个FPGA的应用程序解决方案。在测试期间, 为特定的应用程序每个芯片应选择合成能够耐受制造缺陷。与circuitwise合成相比，多个配置会降低测试和综合成本.相比TMR，多个配置会降低电路的开销。反而，合成开销会增加。大多数现有技术遭受昂贵的测试开销， 在性能、权力和区域方面的过度开销，设计时间长,或低缺陷覆盖率等的制约。
1.5 就地重新配置的FPGA
为确保没有违反当前可靠性优化CAD流，我们提出一个逻辑合成算法，执行一个可满足性（SAT) 的在fpga查找表(LUTs）的就地重新配置（IPR）。IPR最大化相同配置位互补的输入LUT是为防止错误传播。它保留了函数性和拓扑网表的物理设计,因此不需要改变。相比过于学术映射伯克利ABC， 同一地区和性能上IPR相对故障率降低48%和平均失效到达时间(MTTF)增加1.94×。ROSE和IPR应用均上涨，相对故障率降低49%,增加MTTF 2。40×，面积减少19%。
与特定于应用程序的集成电路（asic)相比，现场可编程门阵列(fpga)更容易遇到软错误,考虑到大多数的逻辑功能和互联是由SRAM实现单元。fpga中使用的应用程序,例如网络、电网、医疗设备、汽车系统，都在遭受着可靠性问题。软错误缓解应考虑应用在FPGA设计流程程序中。在这里,我们专注于基于FPGA设计的可靠性的逻辑综合水平提高。最近,一个完善的逻辑再合成叫做ROSE的技术，它作为一种有效的容错优化设计而被提出。重写LUT—based布尔网络技术和插入逻辑屏蔽技术用以防止随机故障的传播.与最先进的学术逻辑综合工具伯克利ABC相比,它获得2×MTTF改进而没有区域和性能开销,.ROSE是正交到现有的断层公差等技术,它可以忽略不计区域，性能,和测试等优势.然而,ROSE可以改变LUT—based逻辑网络的拓扑结构，这限制了其适用性设计流程。
在基于FPGA的系统设计流程,逻辑再合成后进行逻辑综合和物理设计。大多数现有技术对于上述FPGA的可靠性有个缺点。他们依靠位置和路由的结果收集故障信息,但他们改变互联，但改变物理设计。由于物理设计的变化在优化，故障信息发生改变，需要更新，这就需要重做的位置和路由和身体逻辑优化从而会导致收敛可靠性问题。
因此，有必要就地逻辑优化的可靠性。在本文中，我们提出一个就地逻辑再合成算法，执行逻辑转换,同时保留函数和LUT—based逻辑网络的拓扑结构.因此，它不需要重做的物理设计和关闭会导致更快的设计。我们的核心算法就地重新配置（IPR）最大化相同配置位对应互补的输入LUT，这样的错误出现在一对互补的输入较少传播和整体可靠性优化的可能性。IPR是迭代进行的同时重新配置多个相邻LUTs不改变功能和LUT—based逻辑网络的拓扑结构。IPR可以适用于组合和时序电路。
与最先进的学术映射伯克利ABC相比，知识产权相对故障率降低48％,增加MTTF 1.94×。IPR是正交ROSE，因为我们可以先执行ROSE增加物理设计前的稳定性,然后利用IPR作为一个物理设计优化后，再进一步增强可靠性。与伯克利ABC映射器相比结合了ROSE和IPR，其相对故障率降低49％，增加MTTF 2。40 x。
1。6 就地再合成
就地再合成技术是保留了函数和逻辑网络的拓扑结构的优化电路，同时该技术的主要优势是， 因为优化执行到位，它没有影响设计关闭.就地再合成算法由于LUT提供的的各种FPGA优化设计自由配置尤为可行。例如，LUT表复位技术为动态功率降低考虑浮动销LUTs和极性的选择提出了泄漏功率降低基于泄漏功率的依赖逻辑值的信号。上述工作是个人的LUTs重新配置。相比之下，就地LUT重新配置方法在本文提出了同时进行重新配置多个LUTs。
1。7 对FPGA随机再合成
针对随机错误率减少硬性和软性的存在错误而导致最小面积和权力开销,我们开发一个正式的方法（即。基于随机可满足性（SSAT）)的容错布尔匹配（FTBM),它利用查找表(LUT）配置的灵活性在fpga逻辑函数的随机收益率最大化.
使用FTBM,我们提出一个完善的再合成算法(ROSE）,随机收益率最大化整个电路。最后，我们表明，现有的可编程逻辑块(PLB）模板area-aware布尔匹配和逻辑再合成不是有效的容错，我们提出一个新的路径re—convergence完善的模板.最先进的学术技术相比mapper伯克利ABC,ROSE提出的PLB模板使用降低了故障率25％与1% LUTs较少,并增加平均故障间隔时间(MTBF)31％，同时保留最优逻辑深度。
今天大部分的可编程逻辑设备(PLD）合成流名义设计目标.在这个视图中,低级和不确定的物理设备和晶体管被抽象成布尔数字信号,0和1,电路是一个确定性的函数，输入比特映射到输出比特。逻辑综合优化表示这些功能通过布尔推理偏离名义的行为,如通过过程变化和缺陷,被丢弃在测试级别控制芯片缺陷。
不幸的是，作为新兴的应用和技术上的缺点越来越明显,比如在纳米尺度电路引起的永久性故障处理或高能粒子引起的小错误，确定性的观点变得有限。对CMOS电路容易有小错误,这些错误减少了平均故障间隔时间（MTBF)。对于未来的nano—circuits以及更多的有缺陷的设备，使他们降低了收益率。
我们走了另一条路的容错设计。我们建议随机合成为容错,随机故障的存在反映在逻辑合成算法。我们在附近地区配置模型的缺点，缺点的中间线作为随机变量，以下故障的概率性质,概率LUT配置位或一个中间线是有缺陷的作为我们的合成算法的输入。在这些故障源,电路的损坏率是主要的百分比输入向量的电路输出值不会产生所需的逻辑。随机合成算法明确地减少出错率,与传统的电路面积或延迟等指标。
作为随机合成的一个特定的例子,我们建议ROSE，一个完善的再合成算法，最大限度地减少随机故障下的随机故障率在fpga导致面积和性能损耗可以忽略不计。ROSE利用灵活地实现逻辑块由一个可编程逻辑块（PLB)模板(如在选择配置位)，和重写逻辑块随机故障率降到最低。不像manufacturer—masking,ROSE不需要定位故障的测试。与chip-wise合成，使用相同的设计，不同芯片的FPGA程序随机容错。它可以直接应用于容忍缺点在关键任务，如互联网路由交换机和企业服务器，减少平均故障间隔时间。此外，ROSE是正交现有基于冗余的容错方法，因此它也可以被用来进一步提高稳定性，同时减少现有技术的损耗如三模冗余和列基于fpga的冗余。
这意味着逻辑设计和合成流必须显式地解释和tolera在ROSE的核心算法思想是容错的布尔匹配(FTBM)。FTBM概括了布尔匹配问题与随机故障设置。需要作为输入的PLB H,一个布尔函数，输入的故障率和SRAM的PLB和输出，否则由PLB H提供的 F无法实施，或H的配置，它最大限度地减少故障的概率是可观察到的在所有输入下PLB的输出向量。我们通过减少随机可满足性描述一个FTBM算法 （SSAT).因为SSAT的高计算成本（和最先进的解决SSAT比SAT解决欠发达），我们把SSAT问题转换成一个序列的确定性布尔可满足性问题。当我们应用FTBM再合成，也可以应用于各种合成阶段,如技术独立优化技术映射或post-mapping再合成.
1.8 FPGA技术的几大好处
性能—-利用硬件并行性，fpga的计算能力超过数字信号处理器(dsp)，打破了传统的顺序执行,可以完成每个时钟周期.分析师BDTI和基准测试公司指出, 在某些应用程序中对每一个问题的解决方案多次发布的基准显示了fpga如何实现DSP的处理能力。由硬件提供的控制输入和输出(I / O）满足了更快的响应时间和专业功能紧密匹配的应用程序需求。
上市时间—-面对上市时间FPGA技术提供了灵活性，减少了快速成型能力增加的担忧。您可以测试一个想法或概念并验证它在没有经历长期专门ASIC设计的硬件上的制造工艺。你可以实现几个小时，而不是几周的增量变化和迭代的FPGA设计。商用现货(COTS）硬件也可以与不同类型的I / O连接，再与一个可编程的FPGA芯片相连。不断增长的高可用性软件工具降低了学习曲线的抽象性，通常包括有价值的IP核（预先构建的函数）进行先进控制和信号处理。
成本——临时工程（定制ASIC设计的费用远远超过了fpga硬件解决方案的花费。ASIC巨大的前期投资很容易证明每年花费成千上万的芯片,但是对于许多系统的开发，用户最终需要自定义硬件功能。硅可编程的本质表明没有成本制造或组装较长时间才能交货.随着系统需求经常变化和时间的推移,对FPGA进行增量更改设计的成本相比以过滤代替ASIC的大费用是很微不足道的.
可靠性——在软件工具提供的编程环境中,FPGA电路是真正的“硬”实现程序执行。处理器的系统通常包括几层的抽象,以此来帮助计划任务和多个进程之间的资源共享。驱动程序层控制硬件资源以及操作系统管理内存和处理器带宽。对于任何给定的处理器核心,一次只有一个指令可以执行,处理器的系统关键任务优先执行.对于fpga,将不使用操作系统减少可靠性的担忧与真正的并行执行和确定性硬件致力于每一个任务。
长期维护—-如前所述，FPGA芯片是现场升级，不需要花费参与ASIC设计的时间和费用。数字通信协议,可以随着时间的推移改变，例如，规格以及ASIC-based接口可能会导致维护和向前兼容性的问题。FPGA芯片可重构以此跟上未来的修改，这是必要的.作为一个产品或系统的成熟的标志,你可以没有花时间重新设计硬件功能，但要增强或修改中心布局。
对于虚拟仪器的FPGA模块和可重构硬件I / O（RIO），国家仪器提供了一个直观的、可访问的解决方案，将FPGA技术的灵活性和可定制性纳入了工业PAC系统，当RIO的硬件目标不知道底层硬件描述语言(HDLs）或核心硬件设计细节,以及快速定义超高速控制硬件，定制的定时和同步，低级信号处理和自定义I / O与模拟，数字,和计数器在单一设备上时，您可以将定义的逻辑嵌入到FPGA芯片。你也可以定制RIO与图像采集硬件以及集成分析、运动控制和工业协议，比如可以和RS232结合,以快速的获取或实现一个完整的PAC系统。
1。9 结论
从历史上看，编程的fpga仅限于工程师们深入了解硬件描述语言（VHDL）或其他低级设计工具,需要克服一个非常陡峭的学习曲线。虚拟仪器的FPGA模块，除了FPGA技术更广泛的工程师现在可以定义FPGA逻辑,使用虚拟仪器图形化开发。测量和控制工程师可以主要关注他们的测试和控制应用程序,他们的专长所在，而不是低层次的语义逻辑转移到芯片的单元。虚拟仪器FPGA模块是紧密集成的模块,因为虚拟仪器FPGA模块和FPGA的商用现货(COTS）的硬件体系结构和周围的I / O组件相连。专注于基于FPGA设计的可靠性,对于运行时满足工业需求成本（如面积和功率的损耗）和FPGA架构,本文提出了一些新颖的逻辑合成算法。
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