基于Verilog的FPGA的电子密码锁的设计.doc

完整word版)基于Verilog的FPGA的电子密码锁的设计

基于FPGA的电子密码锁的设计报告

摘要：基于FPGA设计的电子密码锁是一个小型的数字系统，与普通机械锁相比,具有许多独特的优点：保密性好，防盗性强，可以不用钥匙，记住密码即可开锁等。目前使用的电子密码锁大部分是基于单片机技术,以单片机为主要器件。在实际应用中,程序容易跑飞，系统的可靠性较差。本文介绍的一种基于现场可编辑门阵列FPGA器件的电子密码锁的设计方法，采用VHDL语言对系统进行描述，并在EP3C10E144C8上实现。
通过仿真调试，利用可编程逻辑器件FPGA的电子密码锁的设计基本达到了预期目的.当然,该系统在一些细节的设计上还需要不断地完善和改进，特别是对系统的扩展有很好的使用系统和设计的价值。

关键词：现场可编程门阵列；VHDL语言；电子密码锁

The Report Of Electronic Code Lock Design
Abstract：FPGA—based design of the electronic code lock is a small digital system. It has many unique advantages：good privacy and security , it do not need the key but remember password to unlock, and so on while it compare to ordinary mechanical locks. At present, the electronic code lock is most used of SCM technology .In practice， however, the process easy run to fly. So the reliability of this system is poor. The paper introduced a field programmable gate arrays FPGA devices to design electronic password lock. The VHDL language is used to describe the system and achieved in EP3C10E144C8.
Though the simulation tests， using FPGA—based design of the electronic code lock can achieve the expected goal。 Of course, some of the details of the system in the design of the need to constantly refined and improved， in particular the expansion of the system have a good design and practical value.

Keyword： FPGA; VHDL language； electronic password lock

一、设计内容与要求
1． 设计一个密码锁，密码为一个4位的十进制数，密码固化在锁内
2． 用户输入密码正确，则开锁（试验箱D7 LED灯亮)；若不正确，则报警(试验箱D0 LED灯亮)
3． 若用户输入密码不正确，可以按复位键重新输入密码。

二、设计思想
2.1 系统原理框图
本系统由主控芯片（FPGA），键盘，显示电路，报警电路和开/关门电路组成，而主控芯片又可分为按键处理部分，控制部分和译码显示部分。系统原理框图如图2.1所示：
键盘
按键处理
主控部分
译码显示
显示

开/关门电路
报警电路
FPGA

图2。1 系统框图
2。2 总体实现原理
本系统有8个按键，K0，K1,K2,K3，K4，K5代表数字0-9共10个数字和1个确认键，1个复位键。密码长度为四位，并且固化在锁内，输入正确密码后,按确认键即可开门，本系统设置为LED D7灯亮。在输入密码的过程中，当用户键入错误密码时,报警灯LED D0灯亮.按下复位键，可使报警停止,同时清除所有密码显示。

三、芯片主控设计
3。1 FPGA有限状态机
本设计是通过FPGA有限状态机来实现,设计有限状态机最开始的工作时要确定电路，包括哪些状态，比如某个电路包括四个状态，S0，S1,S2,S3。然后对所有状态给出一个状态编码，比如为状态S0赋予编码00，为状态S1赋予编码01，为状态S2赋予编码10,为状态S3赋予编码11.状态编码是状态的标识,保存在寄存器当中，对于此编码形式，只需一个2位的寄存器就可以了.

FSM Encoding Style 主要有：
Binary Encoding
One Hot Encoding
Gray Encoding
二进制与一位热码的特性比较：
表3.1 二进制与一位热码的特性比较

状态机可以认为是组合逻辑和寄存器逻辑的特殊租户，它一般包括两个部分：组合逻辑部分和寄存器逻辑部分。寄存器用于存储状态,组合电路用于状态译码和产生输出信号。状态机的下一个状态及输出，不仅与输入信号有关，而且还有寄存器当前所处的状态有关.

根据输出信号产生方法的不同，状态机可以分成两类:Mealy型和Moore型.Moore型状态机的输出只是当前状态的函数，而Moore型状态机的输出只是当前状态的函数，而Mealy型状态机的输出则是当前状态和当前输入状态的函数。其原理如下两图：

图3。1Mealy型状态机输出原理

图3。2 Moore型状态机输出原理

3.2设计流程
本次密码锁的设计，有限状态机应该包括以下状态：密码为输入前的等待状态、输入密码时的等待状态、输入密码正确时的通过状态、输入密码错误时的警报状态。

图3.3 主有效状态机的状态转换图
其中当密码输入时又可包括以下状态，正常输入状态、异常输入状态（包括命令状态）、输入确认状态.
下面的图(图是在程序编译后，tools->Netlist_Vewers->RTL Vewer得到的）表示了密码输入的时候的次状态机，表示了4个密码输入的顺序状态,以及输入完成后的等待确认状态.

图3。4次有效状态机的状态转换

3。3状态编码
状态编码主要有二进制编码、格雷编码和一位独热编码等方式。

格雷编码时,相邻状态每次只有一个比特位产生变化，这样减少了瞬变的次数，也减少了产生毛刺和一些状态的可能。
采用一位独热编码，虽然多用了触发器,当可以有效节省和简化组合电路。对于寄存器数量多而逻辑相对缺乏的FPGA器件来说，采用一位独热编码可以有效提高电路的速度和可靠性,也有利于提高器件资源的利用率。
将产生状态的组合逻辑电路和用于保存状态的寄存器分别写在不同的always块中。其中主要包括：输出控制部分、警报计时部分、锁打开后的计时部分、比较密码部分、记录密码部分和记录错误次数的部分

3.4密码的输入
本次密码锁的密码输入采用FPGA芯片上的8位单个按键,考虑到按键数目不够，采用了一位按键作为功能转换按键；即前5位按键输入0~4，同时按下功能转换按键时，按键0～4即转换为按键5～9，这就弥补了按键数目的不足.最后两位按键设定为确认输入按键和复位按键.密码输入完成后可以按确认键检验密码的正误,报警、输入错误或者其他情况可以按复位按键重新输入。
另外由于按键的时候同时会引起状态机的转换，所以如果按键的时候对按键判断次数过多会产生状态的过快转换,记录的密码和数码管的显示就同时会出现错误,因此在按键部分加入了消除多重按键的程序,只检测一次按键的下降沿，解决了这个问题.

3.5 密码记录与比较
程序设定了一个寄存器用来记录输入的密码.当次有效状态机（即密码输入的状态机发生转换并且有密码输入时,程序会记录下输入的密码在寄存器的其中4位里面，最后次有效状态转换到确认密码的状态时,会将记录下的密码与固化在锁内的密码进行对比，正确即将主状态机转换到通过阶段，错误则将状态机转换到报警阶段.其中正确错误的状态转换是通过控制相应的标志位实现的.

3。6密码的显示
密码显示采用数码管动态扫描显示,初始时显示密码为4位0，当输入密码后数码管的第一位、第二位、第三位、第四位会依次显示输入的密码，错误后复位可以重新输入。密码显示采用的是记录密码的寄存器的数据,显示扫描的扫描时间设置为1ms左右,这样显示不会出现闪烁或者残影。

四、程序仿真

下前面的输入cmd的编码：
//输入的数字编码 0~9，enter，cancel
one=4'b0001, two=4'b0010，three=4’b0011,four=4’b0100，five=4'b0101,
six=4’b0110，seven=4'b0111，eight=4'b1000，nine=4’b1001，
zero=4'b1000,enter=4'b1010,cancel=4’b1011;

可以看到，在复位以后，输入第1，2，3，4个密码（依次为1111）后，passed变成高电平

当过了一定的时间后，passed变成低电平,重新计入键盘读入值，进行下一轮的密码辨别。

五、程序清单
module passwd_lock（
clk0，
passed,
one1,
two1，
three1，
four1,
zero1，
change，
yes,
resetb,
seg，
dig
)；

input one1,two1,three1,four1,zero1，change；
reg zero,one,two,three,four；

input yes;
input resetb; //输入复位信号

input clk0; //输入时钟信号
output [7：0］ passed； //输出信号
output ［7:0] seg;//////段选
output [7:0] dig；//////位选
reg ［3:0］ key;
reg RXBuf0，RXBuf1，RXBuf2，RXBuf3,RXBuf4;
//display
reg clk0_div；
reg [2：0] digyi;////////////yiwei////
reg [7:0］ dig;/////////////weixuan
reg ［3:0] seg0;/////////////duanxuan
reg [7：0］ seg；
reg [12:0] CNT_R0;
reg ［18：0] CNT_R1;
reg clk1;
reg [21：0] CNT_R2；
reg clk2;
reg [7：0] passed；
/*输入与输出的声明部分,其中，clk0为输入的时钟信号，resetb为密码舒服的输入信号，key为输入命令，
需注意的时，key并不是总在表示密码，也表示密码的间隔，如当输入4位密码后需要一个确认“enter”信号，
当密码输入错误时，需要取消“cancel信号，这些信号之间在设计中通过有限状态转换机实现。*/

parameter PASSWORD=16'b0001000100010001；//盛放密码的参数
reg [15：0］ password；//输入数值盛放寄存器

//输入的数字编码

always @( posedge clk1 ) begin //检测线路的下降沿
RXBuf1 〈= one1;
one 〈= ～（RXBuf1 & ( ～one1 ）);
// RXFall1<=RXFall；
end
//消除多重按键
always @( posedge clk1 ) begin //检测线路的下降沿
RXBuf0 〈= zero1;
zero 〈= ~（RXBuf0 ＆ （ ～zero1 ))；
// RXFall1〈=RXFall；
end
//消除多重按键
always @（ posedge clk1 ) begin //检测线路的下降沿
RXBuf2 〈= two1;
two 〈= ～（RXBuf2 ＆ ( ～two1 )）；
// RXFall1〈=RXFall；
end
//消除多重按
always @（ posedge clk1 ）
begin //检测线路的下降沿
RXBuf3 <= three1；
three <= ~（RXBuf3 ＆ ( ~three1 ）)；
// RXFall1<=RXFall;
end
//消除多重按键
always @( posedge clk1 )
begin //检测线路的下降沿
RXBuf4 <= four1;
four <= ～(RXBuf4 ＆ （ ～four1 )）;
// RXFall1〈=RXFall;
end
//消除多重按键
reg ［2：0] main_state;//主状态
reg ［2:0] next_state；//下一个状态
//主有限状态转换机的三个状态：waits、pass、alarm
parameter waits=3’b001，
pass=3’b010,
alarm=3'b100；
reg [2:0］ sub_state;
reg [2：0］ next_sub_state;

//主有限状态转换机的三个状态：first、second、third、fourth、finish。
parameter first=3'b000，
second=3’b001，
third=3'b010,
fourth=3'b011,
finish=3'b100;
//通过计时寄存器
reg ［7:0］ pass_count;
//警报计时寄存器
reg ［10：0] alarm_count;
//尝试次数寄存器
reg [1：0] try_count;

//输入状态寄存器：error和correct
reg error；
reg correct;
//以上为中间状态的一些寄存器和一些所用到的参数
//主机状态机部分
always ＠(posedge clk0)
begin
CNT_R2 <= CNT_R2 + 1’b1；

if(CNT_R2 < 4000000)
begin
clk1 <= 1；
end
else
begin
clk1 〈= 0;
end
end
always＠（main_state or correct or error）
begin
case(main_state)
waits：
if（correct==1） //由waits转换到pass的条件
next_state=pass;
else if（error==1＆&try_count==1)
next_state=alarm； //由waits转换到alarm的条件
else
next_state=waits;
pass:
if（pass_count[7]==1）//由pass转换到waits的条件
next_state=waits;
else
next_state=pass；
alarm:
if(alarm_count[10]==1)// 由alarm转换到waits的条件
next_state=waits；
else
next_state=alarm;
default://默认状态：waits
next_state=waits；
endcase
end
//状态转换
always＠（posedge clk1 or negedge resetb）
begin
if(!resetb）
main_state<=waits；
else
main_state〈=next_state;
end
//输出控制部分
always@（posedge clk1 or negedge resetb)
begin
if(!resetb)//复位时，开锁输出与警报输出都为零
begin
passed〈=8'b00000000；
end
else if(main_state==pass）//当主机状态为pass时，开锁
begin
passed〈=8’b10000000；
end
else if（main_state==alarm）//当主机状态为alarm时，警报
begin
passed〈=8'b00000001；
end
else//其它状态复位
begin
passed〈=8'b00000000;
end
end
//alarm一段时间后，自动进入waits状态
//alarm定时器
always＠(posedge clk1 or negedge resetb）
begin
if(！resetb）
alarm_count〈=0；
else if（main_state==alarm)//alarm状态计时器alarm定时器加1
alarm_count<=alarm_count+1；
else
alarm_count〈=0；
end
//锁pass以后计数开始，当规定的时间到达后自动上锁，并进入waits状态
//pass定时器
always@（posedge clk1 or negedge resetb)
begin
if（!resetb)
pass_count<=0；
else if(main_state==pass） //pass状态计时器pass定时器加1
pass_count<=pass_count+1；
else
pass_count〈=0；
end
//从状态机，用于输入4位密码
always＠(posedge clk1 or negedge resetb)
begin
if（！resetb)
sub_state<=first;
else
sub_state〈=next_sub_state；
end

always@(！zero|｜!one||！two｜｜！three｜|!four||!yes or sub_state)
//always@（key or sub_state）
begin
if（key_pressed_flag|｜！yes）
if(!yes)//4个密码输完时,进行确认
next_sub_state=first;
//default为输入了某位密码，输入完自动将状态转入下一位
else
if （!zero｜|!one｜|！two|｜!three｜|!four)
case(sub_state)
first:
next_sub_state=second;
second：
next_sub_state=third；
third：
next_sub_state=fourth；
fourth:
next_sub_state=finish；
//当输入完4位密码以后状态保持不变,等待输入enter命
//令
finish：
next_sub_state=finish;
default： next_sub_state=sub_state；
endcase
else
next_sub_state=sub_state；
end
//比较密码，产生正确或者错误信息
always@(posedge clk1 or negedge resetb)
begin
if(!resetb)
begin
correct<=0;
error<=0;
end
else if(!key_pressed_flag&＆!yes)
if(password==PASSWORD)//密码正确时
begin
correct<=1;
error〈=0；
end
else//密码错误时
begin
error<=1;
correct<=0;
end
else
begin
correct<=0;
error<=0；
end
end
//记录密码
always＠(posedge clk1 or negedge resetb)
begin
if（！resetb）
password〈=0;
else if（！zero||!one|｜！two|｜！three｜|！four）
case(sub_state)
first:
password[15:12]〈=key；
second：
password[11:8］<=key;
third：
password[7：4]<=key；
fourth：
password［30］<=key；
default：
password<=password；
endcase
else
password<=password；
end
//记录错误次数
always＠(posedge clk1 or negedge resetb)
begin
if(！resetb)
try_count<=0;
else if(error==1）
try_count<=try_count+1;
else if（main_state==pass|｜main_state==alarm）
try_count<=0;
end
reg key_pressed_flag; // 键盘按下标志

always＠（posedge clk1 or negedge resetb）
begin
if(!resetb)
begin
key_pressed_flag<=0；
key=4’b0000；
end
else if（!zero&＆change）
begin key_pressed_flag〈=1；key〈=4’b0000； end
else if(！one&＆change）
begin key_pressed_flag〈=1；key<=4’b0001; end
else if(!two＆&change）
begin key_pressed_flag〈=1;key〈=4'b0010; end
else if(!three&&change)
begin key_pressed_flag<=1；key〈=4'b0011; end
else if(！four&＆change）
begin key_pressed_flag<=1;key<=4'b0100 end
else if（！zero&&!change)
begin key_pressed_flag〈=1;key<=4'b0101； end
else if（!one＆＆！change）
begin key_pressed_flag<=1;key<=4’b0110; end
else if(!two&&！change）
begin key_pressed_flag〈=1；key〈=4'b0111; end
else if（！three＆&！change）
begin key_pressed_flag〈=1;key〈=4'b1000; end
else if(！four＆&!change）
begin key_pressed_flag<=1；key<=4’b1001； end
else if(！yes)
begin key_pressed_flag<=0;key<=4’b1010； end
end
//diaplay
always ＠（posedge clk0）
begin
CNT_R0 〈= CNT_R0 + 1’b1；

if(CNT_R0 < 4096)
begin
clk0_div <= 1；
end
else
begin
clk0_div 〈= 0；
end
end

always @(posedge clk0_div)
begin
if(digyi==3’d3)
begin
digyi<=0；
end
else
begin
digyi〈=digyi+1；
end
end
//////////////yima//////////////
always @（digyi)
begin
case(digyi）
3’b000: dig=8'b11111110;
3’b001： dig=8’b11111101;
3'b010： dig=8'b11111011；
3’b011: dig=8’b11110111；
endcase
end
///////////////xuanshu////////////////////
always ＠(digyi)
begin
case(digyi)
3'b000: seg0=password[15:12]；
3'b001： seg0=password[11:8]；
3’b010: seg0=password[7:4］;
3'b011： seg0=password[3：0］;
endcase
end
////////////seg yima///////////////////////
always ＠（seg0)
begin
case（seg0）
4'b0000 ： seg=7'b0111111; //0
4’b0001 ： seg=7'b0000110; //1
4'b0010 : seg=7’b1011011; //2
4’b0011 ： seg=7’b1001111; //3
4'b0100 ： seg=7'b1100110; //4
4’b0101 : seg=7'b1101101; //5
4’b0110 ： seg=7’b1111101; //6
4'b0111 : seg=7'b0000111; //7
4'b1000 ： seg=7'b1111111； //8
4’b1001 ： seg=7’b1101111; //9
endcase
end
endmodule