计算机组成原理习题课1复习进程.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,计算机组成原理习题课1,8,在计数器定时查询方式下，若计数从,0,开始，则,_,。,A,设备号小的优先级高,B,每个设备使用总线的机会相等,C,设备号大的优先级高,答案：,A,9,在独立请求方式下，若有,N,个设备，则,_,。,A,有一个总线请求信号和一个总线响应信号,B,有,N,个总线请求信号和,N,个总线响应信号,C,有一个总线请求信号和,N,个总线响应信号,答案：,B,10,在链式查询方式下，若有,N,个设备，则,A,有,N,条总线请求线,B,无法确定有几条总线请求线,C,只有一条总线请求线,答案：,C,16,总线通信中的同步控制是,_,。,A,只适合于,CPU,控制的方式,B,由统一时序控制的方式,C,只适合于外围设备控制的方式,D.,所有指令执行时间都相同的方式,答案：,B,23,总线的异步通信方式,_,。,A,不采用时钟信号，只采用握手信号,B,既采用时钟信号，又采用握手信号,C,既不采用时钟信号，又不采用握手信号,答案：,A,24.,信息只用一条传输线，且采用脉冲传输的方式称为,_,。,A.,串行传输,B.,并行传输,C.,并串行传输,D.,分时传输,答案：,A,25.,信息可以在两个方向上同时传输的总线属于,_,。,A.,单工总线,B.,半双工总线,C.,全双工总线,D.,单向总线,答案：,C,28.,异步串行通信的主要特点是,_,。,A.,通信双方不需要同步,B.,传送的每个字符是独立发送的,C.,字符之间的间隔时间应相同,D.,传送的数据中不含控制信息,答案：,B,29.,在,_,计算机系统中，外设可以和主存储器单元统一编址。,A.,单总线,B.,双总线,C.,三总线,D.,以上三种都可以,答案：,A,30.,在采用,_,对设备编址时，不需要专门的,I/O,指令组。,A.,统一编址法,B.,单独编址法,C.,两者都是,D.,两者都不是,答案：,A,31.,在微型机系统中，外围设备通过,_,与主板的系统总线相连接。,A.,适配器,B.,设备控制器,C.,计数器,D.,寄存器,答案：,A,3.14,假设总线的时钟频率为,8MHz,，一个总线周期等于一个时钟周期。若在一个总线传输周期可并行传送,16,位的数据，求该总线的带宽。,解：数据传输率（总线带宽）：,每秒传输的最大字节数（,MBps,）,1,个总线周期,=,1,个时钟周期,=1/8=0.125,s,1,个总线周期 传送,16,位,=,2B,（字节）,故总线出输率为：,2B*,（,1/0.125,s,）,=16 MBps,或求：,2B*8=16 MBps,3.15,在一个,32,位的总线系统中，总线时钟频率为,66MHz,，假设总线最短传输周期为,4,个时钟周期，试计算总线的最大数据传输率。若想提高传输率，可采取什么措施？,解：数据传输率（总线带宽）：,每秒传输的最大字节数（,MBps,）,1,个总线周期,=4,个时钟周期,=4*1/66=0.06,s,1,个总线周期 传送,32,位,=4B,（字节）,故总线出输率为：,4B*,（,1/0.06,s,）,=66 MBps,或求：,4B*,（,66MHz/4,）,=66MBps,提高数据传输率措施：,(1),提高数据线宽度,(2),提高总线时钟频率,(3),缩短总线传输周期,3.16,在异步串行传输系统中，,字符格式为：,1,个起始位、,8,个数据位、,1,个校验位，,2,个终止位。,若要求每秒传输,120,个数据,帧，,计算数据传送的波特率和比特率。,0,0/1 0/1,0/1,1 1 1,起始位,1,位,数据位,5,、,6,、,7,、,8,位不等,校验位,1,位,停止位,1,、,1.5,、,2,位不等,空闲位,低位,高位,一个帧结构,解：波特率（数据传输速率）,单位时间内传送的二进制数据,的位数,bps,（,1+8+1+2,）,120=1440 bps,比特率：,单位时间内传送的二进制有效数据位数,bps,1440*(8/12)=960 bps,第四章 存储器,3,一个,16K,32,位的存储器，其地址线和数据线的总和是,A 48 B,46 C,36,答案：,B,4,一个,512KB,的存储器，其地址线和数据线的总和是,A,17 B,19 C,27,答案：,C,5,某计算机字长是,16,位，它的存储容量是,64KB,，按字编址，它的寻址范围是,_,。,A,64K B,32KB C.32K,答案：,C,8,某计算机字长是,32,位，它的存储容量是,256KB,，按字编址，它的寻址范围是,_,。,A,128K B,64K C.64KB,答案：,B,12,若主存每个存储单元为,16,位，则,A,其地址线为,16,根,B,其地址线数与,16,无关,C,其地址线数与,16,有关,答案：,B,29,一个四体并行低位交叉存储器，每个模块的容量是,64K,32,位，存取周期为,200 ns,，在下述说法中,_,是正确的。,A,在,200 ns,内，存储器能向,CPU,提供,256,位二进制信息,B,在,200 ns,内，存储器能向,CPU,提供,128,位二进制信息,C.,在,50 ns,内，每个模块能向,CPU,提供,32,位二进制信息,答案：,B,28,交叉编址的存储器实质是一种,_,存储器，它能,_,执行,_,独立的读写操作。,A.,模块式，并行，多个,B,模块式，串行，多个,C.,整体式，并行，一个,答案：,A,51,下列说法中正确的是,_,。,A,Cache,与主存统一编址，,Cache,的地址空间是主存地址空,间的一部分,B,主存储器只由易失性的随机读写存储器构成,C.,单体多字存储器主要解决访存速度的问题,答案：,C,52,Cache,的地址映像中，若主存中的任一块均可映射到,Cache,内的任一块的位置上，称作,_,。,A,直接映像,B,全相联映像,c,组相联映像,答案：,B,54,下列器件中存取速度最快的是,_,。,A,Cache B,主存,c,寄存器,答案：,C,1.,如果一个高速缓存系统中，主存容量为,12MB,，,Cache,容量为,400KB,，则该存储系统总容量为,:,A.12MB+400KB B.12MB C.400KB D.12MB-400KB,答案：,B,4.7,一个容量为,16K32,位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1K4,位，,2K8,位，,4K4,位，,16K1,位，,4K8,位，,8K8,位,解：地址线和数据线的总和,=14+32=46,根；需要的片数为：,1K4,：,16K32/1K4=168=128,片,2K8,：,16K32/2K8=84=32,片,4K4,：,16K32/4K4=48=32,片,16K1,：,16K32/16K1=32,片,4K8,：,16K32/4K8=44=16,片,8K8,：,16K32/8K8=24=8,片,例,2,一个,1K,4,位的动态,RAM,芯片，若其内部结构排列成,64,64,形式，已知存取周期为,0.1,s,，,(1),若采用分散刷新和集中刷新相结合的方式，刷新信号周期应该取多少,?,(2),若采用集中刷新，则对该存储芯片刷新一遍需多少时间,?,死时间率是多少？,解：,(1),分散式和集中式相结合的方式即为异步式，,刷新信号的时间间隔为：,2ms,64=31.25,s,，,故取刷新信号周期为,31.25,s,(2),刷新周期为,2ms,，故刷新周期内有,2ms/0.1,s=4000,个读写周期，其中有,64,个读写周期用来刷新，故将存储器刷新一遍用时为：,64*0.1 s=6.4 s,死时间率为：,6.4 s/2ms=0.32%,4.14,某,8,位微型机地址码为,18,位，若使用,4K4,位的,RAM,芯片组成模块板结构的存储器，试问：（,1,）该机所允许的最大主存空间是多少？（,2,）若每个模块板为,32K8,位，共需几个模块板？（,3,）每个模块板内共有几片,RAM,芯片？（,4,）共有多少片,RAM,？（,5,）,CPU,如何选择各模块板？,解：,（,1,）,2,18,=256K,，则该机所允许的最大主存空间是,256K8,位,（或,256KB,）；（,2,）模块板总数,=256K8/32K8=8,块；（,3,）板内片数,=32K8,位,/4K4,位,=82=16,片；（,4,）总片数,=16,片,8=128,片；,（,5,）最高三位通过,3,：,8,译码器选模块板,次高三位通过,3,：,8,译码器选模块板内芯片组,剩余地址线接芯片地址引脚。,或反过来，最低三位选模块板（多模块交叉存储器）,板地址,3,位,片地址,3,位,片内地址,12,位,17 16 15 14 13 12 11 0,4.15,设,CPU,共有,16,根地址线，,8,根数据线，并用,MREQ,（低电平有效）作访存控制信号，,R/W,作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：,ROM,（,2K8,位，,4K4,位，,8K8,位），,RAM,（,1K4,位，,2K8,位，,4K8,位），及,74138,译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出,CPU,和存储芯片的连接图。要求如下：（,1,）最小,4K,地址为系统程序区，,409616383,地址范围为用户程序区；（,2,）指出选用的存储芯片类型及数量；（,3,）详细画出片选逻辑。,解：（,1,）地址空间分配图：（,2,）选片：,ROM,：,4K4,位：,2,片；,RAM,：,4K8,位：,3,片；（,3,）,CPU,和存储器连接逻辑图及片选逻辑：,(1),地址空间分配图,A,15,A,11,A,7,A,3,A,0,0 0 0 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 0,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 1,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 1 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 1 0,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 1 1,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 1 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,4KROM*2 0FFFH,4KRAM 10001FFFH,4KRAM 20002FFFH,4KRAM 30003FFFH,(2),选芯片方法：最好选用容量一样的存储器芯片（组）。,这样容易画图。,本题可以选用2片4K*4ROM 芯片组成4K*8ROM，,3片4K*8RAM（建议使用）,也可选用2片2K*8ROM 芯片组成4K*8ROM,3片4K*8RAM,还可选用2片2K*8ROM，6片2K*8RAM,4K,8,位,RAM,4K,8,位,RAM,PD/Progr,G,1,C,B,A,G,2B,G,2A,4K,8,位,RAM,MREQ,A,15,A,14,A,13,A,12,A,11,A,0,D,7,D,0,WR,1,Y,0,Y,1,Y,2,Y,3,4K,4,位,ROM,（,3,）,CPU,和存储器连接逻辑图及片选逻辑：,2,K,8,位,ROM,2K,8,位,ROM,4K,8,位,RAM,PD/Progr,G,1,C,B,A,G,2B,G,2A,4K,8,位,RAM,MREQ,A,15,A,14,A,13,A,12,A,11,A,10,A,0,D,7,D,0,WR,1,Y,0,Y,1,Y,2,Y,3,&,&,1,例设,CPU,共有,16,根地址线，,8,根数据线，并用,MREQ,作为访存控制信号,(,低电平有效,),，,WR,作为读写控制信号,(,高电平为读，低电平为写,),。现有芯片及各种门电路,(,门电路自定,),，如图所示。画出,CPU,与存储器的连接图，要求：,(1),存储芯片地址空间分配为：,02047,为系统程序区；,20488191,为用户程序区。,(2),指出选用的存储芯片类型及数量。,(3),详细画出片选逻辑。,解,：,(1),确定,主存地址分配：,02047,D,=0 7FF,H,20488191,D,=800 1FFF,H,A,15,A,11,A,7,A,3,A,0,0 0 0 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 0,，,0 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 0,，,1 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,(2),选片：,1,片,2K8,位,ROM,3,片,2K8,位,RAM,(3),片选及地址分配：,ROM,，,RAM,片内地址,A,10,A,0,片选地址：,A,15,A,11,分别接到,3-8,译码器的各端，其中,A,15,A,14,恒为,0,。,ROM 2K*8,RAM 6K*8,(1),确定,主存地址分配：,02047,D,=0 7FF,H,20488191,D,=800 1FFF,H,A,15,A,11,A,7,A,3,A,0,0 0 0 0,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 0,，,0 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 0,，,1 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 0,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 1,，,0 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 1,，,0 1 1 1,，,1 1 1 1,，,1 1 1 1,0 0 0 1,，,1 0 0 0,，,0 0 0 0,，,0 0 0 0,0 0 0 1,，,1 1 1 1,，,1 1 1 1,，,1 1 1 1,2KROM 07FFH,2KRAM 800FFFH,2KRAM 100017FFH,2KRAM 18001FFFH,解：,(1)Cache,地址格式,Cache,中可装入,512,块数据,主存字块标记,Cache,字块地址 字块内地址,7,位,9,位,2,位,(2),直接映射,主存字块标记 组地址 字块内地址,9,位,7,位,2,位,(3),四路组相连映射,主存字块标记 字块内地址,16,位,2,位,(4),全相连映射,4.28,设主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。,(1),设计,Cache,地址格式，,Cache,中可装入多少块数据？,(2),在直接映射方式下，设计主存地址格式。,(3),在四路组相连映射方式下，设计主存地址格式。,(4),在全映射方式下，设计主存地址格式。,(5),若存储字长为,32,位，存储器按字节寻址，写出上述三种方式下主存地址格式。,Cache,字块地址 字块内地址,9,位,2,位,主存字块标记,Cache,字块地址 字块内地址,7,位,9,位,4,位,直接映射,主存字块标记 组地址 字块内地址,9,位,7,位,4,位,四路组相连映射,主存字块标记 字块内地址,16,位,4,位,全相连映射,(5),按字节寻址：字块内地址改变，其余不变。总地址变长。,4.32,设某机主存容量为,4MB,，,Cache,容量为,16KB,，每字块有,8,个字，每字,32,位，设计一个四路组相联映射（即,Cache,每组内共有,4,个字块）的,Cache,组织，要求：（,1,）画出主存地址字段中各段的位数；（,2,）设,Cache,的初态为空，,CPU,依次从主存第,0,、,1,、,289,号单元读出,90,个字（主存一次读出一个字），并重复按此次序读,8,次，问命中率是多少？（,3,）若,Cache,的速度是主存的,6,倍，试问有,Cache,和无,Cache,相比，速度提高多少倍？,解：,(1),由于容量是按字节表示的，则主存地址字段格式划分如下,Cache 16KB/(8*4B)=512,（块）,Cache,组数,512/4=128,（组）,10,位,7,位,5,位,21 12 11 5 4 0,未命中次数,90/8 12,命中率,h=(90*8-12)/90*8=98.3%,(3),没有,Cache,的访问时间为,6t*720,，,有,Cache,的访问时间为,t*(720-12)+6t*12,，,则有,Cache,和没有,Cache,相比，速度提高倍数,:,6t*720,t*(720-12)+6t*12,1=4.54,或；,t,a,=h,t,c,+,(1,h,),t,m,=0.983t+(1-0.983)6t=1.0905t,6t/1.0905t-1=4.54,1.Cache,的命中率,CPU,欲访问的信息在,Cache,中的 比率,h=,N,c,N,c,+,N,m,3.,Cache,主存系统的效率,e,2.,Cache,主存系统平均访问时间：,访问 主存 的时间为,t,m,，,Cache,命中率 为,h,，,访问,Cache,的时间为,t,c,则,e,=100%,t,c,h,t,c,+,(1,h,),t,m,平均访问时间,访问,Cache,的时间,e,=100%,t,a,=h,t,c,+,(1,h,),t,m,例设果计算机采用直接映像,Cache,，巳知主存容量为,4MB,，,Cache,容量,4096B,，字块长度为,8,个字,(32,位字,),。,(1),画出反映主存与,Cache,映像关系的主存地址各字段分配框图，并说明每个字段的名称及位数。,(2),设,Cache,初态为空、若,CPU,依次从主存第,0,，,1,，,，,99,号单元读出,100,个字,(,主存一次读出一个字,),。并重复按此次序读,10,次，问命中率为多少,?,(3),如果,Cachc,的存取时间是,50ns,，主存的存取时间是,500ns,，根据,(2),求出的命中率，求平均存取时间。,(4),计算,Cachc,一主存系统的效率。,解,:(1)Cache,块：（,4096/4,）,/8=128,（块）,7,位地址,主存块：（,4MB/4,）,/8=128K,（块）,17,位地址,块内地址：按字节（因主存按字节编址）,32,字节,5,位地址,(2),由于,Cache,初态为空，且块长为,8,，因此,CPU,第一次读,100,个字时，共有,13,次末被命中，即读第,0,、,8,、,16,、,、,96,号单元时末命中,),，以后,9,次重复读这,100,个字时均命中，故命中率为,(100*10-13),100*10*100,98.7,(3),平均访问时间：,0.987*50ns+(1-0.987)*500ns,55.85ns,(4)cacke,一主存系统的效率为,(50ns,55.85ns)100,89.5,主存块标记,10,位,cache,块地址,7,位 块内地址,5,位,例,.,有一主存,Cache,层次的存储器，其主存容量,1MB,，,Cache,容量,64KB,，每块,8KB,，若采用直接映象方式，求：,（,1,）主存的地址格式？,（,2,）主存地址为,25301H,，问它在主存的哪一块？,解,:(1),Cache:,64KB/8KB=8(,块,),主存：,1MB/8KB=128(,块,),13,位,块内地址,3,位,Cache,块号,4,位,主存块标记,(2)25301H=0010 0101 0011 0000 0001,解：,八体存储器,连续读出,8,个字的,总信息量为,32b 8,256b,顺序存储存储器连续读出,8,个字的时间是：,400 ns 8=3200,ns,=32 10,-7,s,交叉存储存储器连续读出,8,个字的时间是：,400 ns+(8-1)50 ns=7.5 10,-7,s,高位交叉存储器的带宽是,256,(32 10,-7,)=8 10,7,bps,。,低位交叉存储器的带宽是,256,(7.5 10,-7,)=34 10,7,bps,。,例,5,设有,8,个模块组成的八体存储器结构，每个模块的存取周期为,400 ns,，存储字长为,32,位。数据总线宽度为,32,位，总线传输周期,50ns,，试求顺序存储,(,高位交叉,),和交义存储,(,低位交叉,),的存储器带宽。,2.,微型机系统中，主机和高速硬盘进行数据交换一般采用,_,方式。,A.,程序查询,B,程序中断,C,DMA,答案：,C,5.,主机与设备传送数据时,采用,_,，主机与设备是串行工作的。,A,程序查询方式,B,中断方式,C,DMA,方式,答案：,A,6,主机与,I/O,设备传送数据时，采用,_,，,CPU,的效率最高。,A.,程序查询方式,B,中断方式,C,DMA,方式,答案：,C,8,中断发生时，程序计数器内容的保护和更新，是由,_,完成的,A,硬件自动,B,进栈指令和转移指令,C.,访存指令,答案：,A,9.,中断向量地址是,_,。,A,子程序入口地址,B,中断服务程序入口地址,C,中断服务程序入口地址的地址,答案：,C,第五章 输入输出系统,10.,在中断响应周期，置“,0”,允许中断触发器是由,_,完成的。,A.,硬件自动,B.,程序员在编制中断服务程序时设置的,C.,关中断指令,答案：,A,11,采用,DMA,方式传送数据时，每传送一个数据要占用,_,的时,间。,A,一个指令周期,B,一个机器周期,C,一个存储周期,答案：,C,12,周期挪用,(,窃取,),方式常用于,_,中。,A,直接存储器存取方式的输入输出,B,直接程序传送方式的输入输出,C,程序中断方式的输入输出,答案：,A,13,DMA,方式,_,。,A.,既然能用于高速外围设备的信息传送，也就能代替中断方式,B.,不能取代中断方式,C.,也能向,CPU,请求中断处理数据传送,答案：,B,14,DMA,方式中，周期窃取是窃取一个,A.,存取周期,B,指令周期,C,CPU,周期,D,总线周期,答案：,A,15.,当采用,_,输入操作情况下，除非计算机等待，否则无法传,送数据给计算机。,A,程序查问方式,B,中断方式,C,DMA,方式,答案：,A,16,、,I/O,编址方式通常可分统一编址和不统一编址，,_,。,A.,统一编址就是将,I/O,地址看作是存储器地址的一部分，可,用专门的,I/O,指令对设备进行访问,B.,不统一编址是指,I/O,地址和存储器地址是分开的，所以对,I/O,访问必须有专门的,I/O,指令,C.,统一编址是指,I/O,地址和存储器地址是分开的，所以可用,访存指令实现,CPU,对设备的访问,答案：,B,22,某计算机的,I/O,设备采用异步串行传送方式传送字符信息，字符信息的格式为：一位起始位、七位数据位、一位检验位、一位停止位。若要求每秒钟传送,480,个字符，那么该,I/O,设备的数据传送速率应为,_bps(,位秒,),。,A,1200 B,4800 C,9600,答案：,B,23,以串行接口对,ASCII,码进行传送，带一位奇校验位和两位停止位，当波特率为,9600,波特时，字符传送率为,_,字符,/,秒,A,960 B,1371 C.480,答案：,A,25,I/O,与主机交换信息的方式中，中断方式的特点是,_,。,A,CPU,与设备串行工作，传送与主程序串行工作,B,CPU,与设备并行工作，传送与主程序串行工作,C,CPU,与设备并行工作，传送与主程序并行工作,答案：,B,26,I/O,与主机交换信息的方式中，,DMA,方式的特点是,_,。,A.CPU,与设备串行工作，传送与主程序串行工作,B.CPU,与设备并行工作，传送与主程序串行工作,C.CPU,与设备并行工作，传送与主程序并行工作,答案：,C,38,中断服务程序的最后一条指令是,_,。,A,转移指令,B.,出栈指令,C.,中断返回指令,答案：,C,39.DMA,方式的接口电路中有程序中断部件，其作用是,_,。,A.,实现数据传送,B.,向,CPU,提出总线使用权,C.,向,CPU,提出传输结束,答案：,C,1.,假设某设备向,CPU,传送信息的最高频率是,40 KHz,，而相应的中断处理程序其执行时间为,40,s,，试问该外设是否可用程序中断方式与主机交换信息，为什么,?,解：该设备每,1/40KHz=25,s,向,CPU,传送一个数据，,CPU,中断处理程序需,40 s,可造成数据丢失，故不能,可用程序中断方式与主机交换信息。,2.,设磁盘存储器转速为,3000,转,/,分，分,8,个扇区，每扇区存储,1KB,，主存与磁盘存储器传送的宽度为,16b,。假设一条指令最长执行时间是,25,s,，是否可采用一条指令执行结束时响应,DMA,请求的方案，为什么,?,若不行，应采取什么方案？,解：磁盘的转速为,3000,60,50 r,s,则磁盘每秒可传送,1KB,8,50,400KB,信息,若采用,DMA,方式，每秒需有：,(400 KB,2B)=200K,次,DMA,请求，即：,(1,200K)=5,s,有一次,DMA,请求。,故，不能,采用一条指令执行结束时响应,DMA,请求的方案。,可以按每个存取周期结束响应,DM A,请求的方案（本来就,是如此）,10.,一个,DMA,接口可采用周期窃取方式把字符传送到存储器，它支持的最大批量为,400,个字节。若存取周期为,0.2,s,，每处理一次中断需,5,s,，现有的字符设备的传输率为,9600 bps,。假设字符之间的传输是无间隙的，试问,DMA,方式每秒因数据传输占用处理器多少时间，如果完全采用中断方式，又需占处理器多少时间,?(,忽略预处理所需的时间,),。,解：根据字符设备的传输率为,9600 bps,，得每秒能传输,9600,8,1200B,，即,1200,个字符,若采用,DMA,方式，传送,l 200,个字符共需,1200,个存取周期，考虑到每传,400,个字符需中断处理一次，因此,DMA,方式每秒因数据传输占用处理器的时间是：,0.2,s 1200+5,s (1200,400),255,s,若采用中断方式，每秒因数据传输占用处理器的时间是,5,s 1200,6000,s,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,