光电_线阵CCD驱动电路的FPGA时序设计 2.doc

线阵CCD驱动电路的FPGA时序设计

一，设计人员：姜小文 姜虎彪 黄志海 孔敏

二，设计要求
设计一线阵CCD驱动时钟，用一输入的clk,驱动CCD、AD、FIFO组成的整个CCD系统，并要求有一个复位端reset。
三，设计目的
本实验主要是基于FPGA设计线阵CCD器件复杂驱动电路和整个CCD的电子系统控制逻辑时序的方法，并给出时序仿真波形，通过对线阵CCD驱动电路的时序设计，了解一个系统设计的基本方法。
四 ，介绍
CCD CCD是以电荷作为信号，而不同于其他大多数器件是以电流或者电压为信号，其基本功能是信号电荷的产生、存储、传输和检测。当光入射到CCD的光敏面时，CCD首先完成光电转换．即产生与入射光辐射量成线性关系的光电荷。CCD的工作原理是被摄物体反射光线到CCD器件上。CCD根据光的强弱积聚相应的电荷，产生与光电荷量成正比的弱电压信号，经过滤波、放大处理，通过驱动电路输出一个能表示敏感物体光强弱的电信号或标准的视频信号。基于上述将一维光学信息转变为电信息输出的原理，线阵CCD可以实现图像传感和尺寸测量的功能。其显著特点是：1.体积小重量轻；2.功耗小，工作电压低，抗冲击与震动，性能稳定，寿命长；3.灵敏度高，噪声低，动态范围大；4.响应速度快，有自扫描功能，图像畸变小，无残像；5.应用超大规模集成电路工艺技术生产，像素集成度高，尺寸精确，商品化生产成本低。因此，许多采用光学方法测量外径的仪器，把CCD器件作为光电接收器。
五，设计思路
元器件选择
1、CCD：sonyILX511

2、AD：Analog Devices --- AD9224

3、FIFO：Integrated Device Technology --- IDT7204

方案：

FPGA产生CCD线阵、AD、FIFO所需要的驱动时钟，从而实现ccd线阵信号的采集到信号调理，再经由AD进行模数转换后经FIFO 实现信号输出到读接口的过程。
我们需要用一个输入的clk，产生CCD、AD、FIFO所需要的clk，用以驱动它们。CCD需要两个时钟：rog和clk,AD和FIFO分别需要一个clk。
六，设计代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity ccd is
port(clk,reset:in std_logic;
rog,ccd1,ad1,fifo1:out std_logic);
end ccd;

architecture ccd_1 of ccd is
signal count:integer range 0 to 2130;
signal rog2:std_logic;
signal ccd2:std_logic;
signal ad2:std_logic;
signal fifo2:std_logic;

begin

rog<=rog2;
ccd1<=ccd2 or clk;
ad1<=ad2 or clk;
fifo1<=fifo2 or clk;

process(reset,clk)
begin
if reset='0' then
rog2<='1';
ccd2<='1';
ad2<='1';
fifo2<='1';
count<=0;
elsif clk'event and clk='1' then
count<=count+1;
case count is
when 0 to 6=>
rog2<='1';
ccd2<='1';
ad2<='1';
fifo2<='1';
when 7 to 16=>
rog2<='0';
ccd2<='1';
ad2<='1';
fifo2<='1';
when 17 to 22=>
rog2<='1';
ccd2<='1';
ad2<='1';
fifo2<='1';
when 23 to 55=>
rog2<='1';
ccd2<='0';
ad2<='1';
fifo2<='1'
when 56 to 58=>
rog2<='1';
ccd2<='0';
ad2<='0';
fifo2<='1';
when 59 to 2106=>
rog2<='1';
ccd2<='0';
ad2<='0';
fifo2<='0';
when 2107 to 2109=>
rog2<='1';
ccd2<='0';
ad2<='0';
fifo2<='0';
when 2110 to 2130=>
rog2<='1';
ccd2<='0';
ad2<='1';
fifo2<='1';
end case;
if count>=2130 then
count<=0;
end if;
end if;
end process;
end ccd_1;

七，仿真结果：

全图：

八，实验总结
通过本次实验加深了对CCD的了解，掌握了VHDL的使用方法，加深了解时序电路的设计法，完成了时序电路的设计和实现。
在实验过程中，由于对clk时钟脉冲的设置还有仿真结束时间的设置不了解，得不到clk脉冲，而且仿真时间很短，经过老师指导，修改设置后得到正确的波形输出。 在实验起初一定要对实验所需要的芯片的要求进行详细了解，只有了解了芯片要求，才能通过编程来实现芯片驱动脉冲的实现形式。这样，在以后的系统设计实践中，就可以举一反三，用不变的VHDL语言，来实现多种不同芯片之间的驱动脉冲要求，使整体系统设计达到完美。