关于uboot移植 CAMDIVN与时钟.doc

关于uboot移植 CAMDIVN与时钟
2010-03-09 19:57
在该文件的122行附近有这样一个结构体
typedef struct {
S3C24X0_REG32 LOCKTIME;
S3C24X0_REG32 MPLLCON;
S3C24X0_REG32 UPLLCON;
S3C24X0_REG32 CLKCON;
S3C24X0_REG32 CLKSLOW;
S3C24X0_REG32 CLKDIVN;
} /*__attribute__((__packed__))*/ S3C24X0_CLOCK_POWER;
是用来封装时钟寄存器的，我们要在其中增加一项S3C24X0_REG32 CAMDIVN，为什么加这么一个呢？因为这个寄存器是2410所没有的，而2440在配置时钟的时候又必须用到，看名字我们就知道是用来配置CAMERA时钟的，也就是配置摄像头的时钟的。
貌似和配置uboot启动的时钟没有关系？其实不然，我们在修改下一个文件的时候就可以看到其用途了，
此结构体修改后的结果为
typedef struct {
S3C24X0_REG32 LOCKTIME;
S3C24X0_REG32 MPLLCON;
S3C24X0_REG32 UPLLCON;
S3C24X0_REG32 CLKCON;
S3C24X0_REG32 CLKSLOW;
S3C24X0_REG32 CLKDIVN;
S3C24X0_REG32 CAMDIVN;
} /*__attribute__((__packed__))*/ S3C24X0_CLOCK_POWER;
第二个文件..\cpu\arm920t\s3c24x0\speed.c
在这个文件中需要修改两个函数
    第一个函数在54行附近：static ulong get_PLLCLK(int pllreg)
    由于S3C2410和S3C2440的MPLL、UPLL计算公式不一样，所以get_PLLCLK函数也需要修改：
   修改前为
static ulong get_PLLCLK(int pllreg)
{
S3C24X0_CLOCK_POWER * const clk_power = S3C24X0_GetBase_CLOCK_POWER();
ulong r, m, p, s;
    if (pllreg == MPLL)
r = clk_power->MPLLCON;
else if (pllreg == UPLL)
r = clk_power->UPLLCON;
else
hang();
    m = ((r & 0xFF000) >> 12) + 8;
p = ((r & 0x003F0) >> 4) + 2;
s = r & 0x3;
    return((CONFIG_SYS_CLK_FREQ * m) / (p << s));
}
修改后为
static ulong get_PLLCLK(int pllreg)
{
S3C24X0_CLOCK_POWER * const clk_power = S3C24X0_GetBase_CLOCK_POWER();
ulong r, m, p, s;
    if (pllreg == MPLL)
r = clk_power->MPLLCON;
else if (pllreg == UPLL)
r = clk_power->UPLLCON;
else
hang();
    m = ((r & 0xFF000) >> 12) + 8;
p = ((r & 0x003F0) >> 4) + 2;
s = r & 0x3;
    if (pllreg == MPLL)
return((CONFIG_SYS_CLK_FREQ * m * 2) / (p << s));
else if (pllreg == UPLL)
return((CONFIG_SYS_CLK_FREQ * m) / (p << s));
}
为什么要再返回时加一个判断呢？因为在2440中MPLL的时钟为UPLL时钟的2倍，在s3c2440的数据手册里的227页这样写到MPLL和UPLL的计算方法
MPLL Control Register
Mpll = (2 * m * Fin) / (p * 2s)
m = (MDIV + 8), p = (PDIV + 2), s = SDIV
UPLL Control Register
Upll = (m * Fin) / (p * 2s)
m = (MDIV + 8), p = (PDIV + 2), s = SDIV
这个就是修改此函数的缘由。
第二个函数在82行附近：ulong get_HCLK(void)
此函数修改前为
ulong get_HCLKvoid)
{
S3C24X0_CLOCK_POWER * const clk_power = S3C24X0_GetBase_CLOCK_POWER();
    return((clk_power->CLKDIVN & 0x2) ? get_FCLK()/2 : get_FCLK());
}
修改后为
ulong get_HCLK(void)
{
S3C24X0_CLOCK_POWER * const clk_power = S3C24X0_GetBase_CLOCK_POWER();
if (clk_power->CLKDIVN & 0x6)
{
if ((clk_power->CLKDIVN & 0x6)==2) return(get_FCLK()/2);
if ((clk_power->CLKDIVN & 0x6)==6) return((clk_power->CAMDIVN & 0x100) ?get_FCLK()/6 : get_FCLK()/3);
if ((clk_power->CLKDIVN & 0x6)==4) return((clk_power->CAMDIVN & 0x200) ? get_FCLK()/8 : get_FCLK()/4);
return(get_FCLK());
}
else return(get_FCLK());
}
这里我们就用到了在修改speed.c文件时所添加的CAMDIVN 项了，因为这一项的值决定了我们的时钟配置。
这样修改的原因是在s3c2440的数据手册的231页有这样一段话
CLOCK DIVIDER CONTROL (CLKDIVN) REGISTER
Register Address R/W Description Reset Value
CLKDIVN 0x4C000014 R/W Clock divider control register 0x00000000
CLKDIVN               Bit            Description
DIVN_UPLL           [3]            UCLK select register(UCLK must be 48MHz for USB)
0:UCLK = UPLL clock
1:UCLK = UPLL clock / 2
Set to 0, when UPLL clock is set as 48Mhz
Set to 1. when UPLL clock is set as 96Mhz.
HDIVN                  [2:1]       00 : HCLK = FCLK/1.
01 : HCLK = FCLK/2.
10 : HCLK = FCLK/4 when CAMDIVN[9] = 0.
HCLK= FCLK/8 when CAMDIVN[9] = 1.
11 : HCLK = FCLK/3 when CAMDIVN[8] = 0.
HCLK = FCLK/6 when CAMDIVN[8] = 1.
PDIVN [0]                              0: PCLK has the clock same as the HCLK/1.
1: PCLK has the clock same as the HCLK/2.
我们到底应该返回FCLK的几分之一在这里就有秒数，其中必须根据HDIVN 的值与CAMDIVN的值来判断。

附录：关于S3C2440时钟设置的理解
工作技术-嵌入式 2008-10-24 22:36:32 阅读1293 评论4   字号：大中小 订阅

关于S3C2440时钟设置的理解
1）FLCK、HCLK和PCLK的关系
S3C2440有三个时钟FLCK、HCLK和PCLK
手册上说P7-8写到：
FCLK is used by ARM920T，内核时钟，主频。
HCLK is used for AHB bus, which is used by the ARM920T, the memory controller, the interrupt controller, the LCD controller, the DMA and USB host block. 也就是总线时钟，包括USB时钟。
PCLK is used for APB bus, which is used by the peripherals such as WDT, IIS, I2C, PWM timer, MMC interface,ADC, UART, GPIO, RTC and SPI.即IO接口时钟，例如串口的时钟设置就是从PCLK来的；
那么这三个时钟是什么关系呢？
这三个时钟通常设置为1:4:8，1:3:6的分频关系，也就说如果主频FLCK是400MHz，按照1:4:8的设置，那么HLCK是100MHz，PLCK是50MHz
寄存器CLKDIVN表明并设置了这三个时钟的关系

如果CLKDIVN设置为0x5,那么比例即为1:4:8，前提是CAMDIVN[9]为0.

2）输入时钟FIN与主频FCLK的关系
现代的CPU基本上都使用了比主频低的多的时钟输入，在CPU内部使用锁相环进行倍频。对于S3C2440，常用的输入时钟FIN有两种：12MHz和16.9344MHz，那么CPU是如何将FIN倍频为FCLK的呢？
S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置将FIN倍频为MPLL，也就是FCLK
MPLL=(2*m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s=SDIV
寄存器MPLLCON就是用来设置倍频因子的

理论上，你可以通过设置该寄存器来实现不同的频率，然而，由于实际存在的各种约束关系，设置一个适当的频率并不容易，手册上列出了一些常用频率的表格，

例如，假设输入时钟FIN=16.9344M，MDIV=110, PDIV=3, SDIV=1，
利用上面的公式，FCLK=2*16.9344*(110+8)/((2+3)*2)=399.65

3）关于USB时钟
S3C2440有两个锁相环，一个主锁相环MPLL提供给FCLK的，另外一个UPLL是提供给USB时钟(48MHz)的,与MPLL一样，UPLL的产生也是通过UPLLCON寄存器设置分频因子得到，计算公式稍有不同：
UPLL=(m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s=SDIV,同样，可以通过查表得到一个合适的值。
最后值得一提的是，在CLKDIVN的第三位DIVN_UPLL用来设置USB时钟UCLK和UPLL的关系，如果UPLL已经是48Mhz了，那么这一位应该设置为0，表示1:1的关系，否则是1：2的关系

4）最后，给出我的BCNG2440开发板的时钟设置
FIN=16.9344
MDIV:110 HDIV:3 SDIV:1，比例为1:4:8
CLKDIVN: 5
因此，FCLK=399.65MHZ  HCLK=99.91MHZ PCLK=49.95MHZ