FPGA笔试面试.doc

FPGA笔试面试

资料仅供参考
1. CPLD与FPGA的区别

什么是Setup 和Holdup时间？ b) 什么是竞争与冒险现象？怎样判断？如何消除？ c) 请画出用D触发器实现2倍分频的逻辑电路？ d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ e) 什么是同步逻辑和异步逻辑？ f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 g) 你知道那些常见逻辑电平？TTL与COMS电平能够直接互连吗？
2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd 2. 用一个二选一mux和一个inv实现异或 3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态 5. 用verilog/vhdl写一个fifo控制器 6. 用verilog/vddl检测stream中的特定字符串
大唐－信威dsp软件面试题～
)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉 的一种DSP结构图
2)说说定点DSP和浮点DSP的定义（或者说出她们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。 用Q15表示出0.5和－0.5
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。 第二题：集成电路前段设计流程，写出相关的工具。 第三题：名词IRQ,BIOS,USB,VHDL,SDR 第四题：unix 命令cp -r, rm,uname 第五题：用波形表示D触发器的功能 第六题：写异步D触发器的verilog module 第七题：What is PC Chipset? 第八题：用传输门和倒向器搭一个边沿触发器 第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
华为面题 (硬件) 全都是几本模电数电信号单片机题目 1.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ssram,sdram 4.信号与系统:在时域与频域关系 5.信号与系统:和4题差不多 6.晶体振荡器,仿佛是给出振荡频率让你求周期(应该是单片机的,12分之一周期.. ..) 7.串行通信与同步通信异同,特点,比较 8.RS232c高电平脉冲对应的TTL逻辑是?(负逻辑?) 9.延时问题,判错 10.史密斯特电路,求回差电压 11.VCO是什么,什么参数(压控振荡器?) 12. 用D触发器做个二分颦的电路.又问什么是状态图 13. 什么耐奎斯特定律,怎么由模拟信号转为数字信号 14. 用D触发器做个4进制的计数 15.那种排序方法最快? 一、 研发（软件） 用C语言写一个递归算法求N！； 给一个C的函数，关于字符串和数组，找出错误； 防火墙是怎么实现的？ 你对哪方面编程熟悉？
新太硬件面题接着就是专业题目啦 （1）d触发器和d锁存器的区别 （2）有源滤波器和无源滤波器的原理及区别 （3）sram，falsh memory，及dram的区别？ （4）iir，fir滤波器的异同 （5）冒泡排序的原理 （6）操作系统的功能 （7）学过的计算机语言及开发的系统 （8）拉氏变换和傅立叶变换的表示式及联系。
1、同步电路和异步电路的区别是什么？（仕兰微电子）  
2、什么是同步逻辑和异步逻辑？（汉王笔试）  
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。  
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）  
线与逻辑是两个输出信号相连能够实现与的功能。在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。 同时
在输出端口应加一个上拉电阻。  
4、什么是Setup 和Holdup时间？（汉王笔试）  
5、setup和holdup时间,区别.（南山之桥）  
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）  
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA   
.11.06 上海笔试试题）  
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的
时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不
能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳
定不变的时间。如果hold time 不够，数据同样不能被打入触发器。  
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变
边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情
况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量就分别被称为建立时间裕量和保持时间裕量。  
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电子）  
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）  
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反
的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。  
10、你知道那些常见逻辑电平？TTL与COMS电平能够直接互连吗？（汉王笔试）  
常见逻辑电平：12V，5V，3.3V；TTL和CMOS不能够直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到
TTL是能够直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V  
11、如何解决亚稳态。（飞利浦－大唐笔试）  
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚  
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平  
上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，而且这种无  
用的输出电平能够沿信号通道上的各个触发器级联式传播下去。  
12、IC设计中同步复位与 异步复位的区别。（南山之桥）  
13、MOORE 与 MEELEY状态机的特征。（南山之桥）  
14、多时域设计中,如何处理信号跨时域。（南山之桥）  
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）  
Delay < period - setup – hold  
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延  
迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华  
为）  
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决  
定最大时钟的因素，同时给出表示式。（威盛VIA .11.06 上海笔试试题）  
18、说说静态、动态时序模拟的优缺点威盛VIA .11.06 上海笔试试题）  
19、一个四级的Mux,其中第二级信号为关键信号 如何改进timing。（威盛VIA   
.11.06 上海笔试试题）  
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，  
使得输出依赖于关键路径。（未知）  
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优  
点），全加器等等。（未知）  
22、卡诺图写出逻辑表示使。（威盛VIA .11.06 上海笔试试题）  
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）  
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-  
well process.Plot its transfer curve (Vout-Vin) And also explain the   
operation region of PMOS and NMOS for each segment of the transfer curve? （威  
盛笔试题circuit design-beijing-03.11.09）  
25、To design a CMOS invertor with balance rise and fall time,please define   
the ration of channel width of PMOS and NMOS and explain?  
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）  
27、用mos管搭出一个二输入与非门。（扬智电子笔试）  
28、please draw the transistor level schematic of a cmos 2 input AND gate and   
explain which input has faster response for output rising edge.(less delay   
time)。（威盛笔试题circuit design-beijing-03.11.09）  
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔  
试）   
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA .11.06 上海笔试试题）  
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）  
32、画出Y=A*B+C的cmos电路图。（科广试题  
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）  
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）  
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）  
36、给一个表示式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化  
简）。  
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。  
（Infineon笔试）  
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什  
么？1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR  答案：NAND（未知）  
39、用与非门等设计全加法器。（华为）  
40、给出两个门电路让你分析异同。（华为）  
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）  
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0  
多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）  
43、用波形表示D触发器的功能。（扬智电子笔试）  
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）  

45、用逻辑们画出D触发器。（威盛VIA .11.06 上海笔试试题）  
46、画出DFF的结构图,用verilog实现之。（威盛）  
47、画出一种CMOS的D锁存器的电路图和版图。（未知）  
48、D触发器和D锁存器的区别。（新太硬件面试）  
49、简述latch和filp-flop的异同。（未知）  
50、LATCH和DFF的概念和区别。（未知）  
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。  
（南山之桥）  
52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）  
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）  
54、怎样用D触发器、与或非门组成二分频电路？（***笔试）  
55、How many flip-flop circuits are needed to divide by 16?  (Intel) 16分频？  
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出  
carryout和next-stage. （未知）  
57、用D触发器做个4进制的计数。（华为）  
58、实现N位Johnson Counter,N=5。（南山之桥）  
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰  
微电子）  
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）  
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）  
62、写异步D触发器的verilog module。（扬智电子笔试）  
module dff8(clk , reset, d, q);  
input        clk;  
input        reset;  
input  [7:0] d;  
output [7:0] q;  
reg   [7:0] q;  

always @ (posedge clk or posedge reset)  
   if(reset)  
     q <= 0;  
   else  
     q <= d;  
endmodule  
63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）  
module divide2( clk , clk_o, reset);  
   input     clk , reset;  
   output   clk_o;  
   wire in;   
reg out ;  
   always @ ( posedge clk or posedge reset)  
     if ( reset)  
       out <= 0;  
         else  
           out <= in;  
       assign in = ~out;  
       assign clk_o = out;  
     endmodule  
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器  
件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）  
PAL，PLD，CPLD，FPGA。  
module dff8(clk , reset, d, q);  
input        clk;  
input        reset;  
input   d;  
output  q;  
reg q;  
always @ (posedge clk or posedge reset)  
   if(reset)  
     q <= 0;  
   else  
     q <= d;  
endmodule  
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）  
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）  
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）  
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解  
的）。（威盛VIA .11.06 上海笔试试题）  
69、描述一个交通信号灯的设计。（仕兰微电子）  
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）  
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱  
数。       （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计  
的要求。（未知）  
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）  
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计  
工程中可使用的工具及设计大致过程。（未知）  
73、画出能够检测10010串的状态图,并verilog实现之。（威盛）  
74、用FSM实现101101的序列检测模块。（南山之桥）  
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。  
例如a：   
       b：   
    请画出state machine；请用RTL描述其state machine。（未知）  
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐  
笔试）  
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）  
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x  
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假  
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微  
电子）  
78、sram，falsh memory，及dram的区别？（新太硬件面试）  
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9  
－14b)，问你有什么办法提高*** time，总共有5个问题，记不起来了。（降低温  
度，增大电容存储容量）（Infineon笔试）  
80、Please draw schematic of a common SRAM cell with 6 transistors,point out   
which nodes can store data and which node is word line control? （威盛笔试题  
circuit design-beijing-03.11.09）  
81、名词:sram,ssram,sdram  
名词IRQ,BIOS,USB,VHDL,SDR  
IRQ:   Interrupt ReQuest  
BIOS:  Basic Input Output System  
USB:  Universal Serial Bus  
VHDL: VHIC Hardware Description Language  
SDR:  Single Data Rate  
　　压控振荡器的英文缩写(VCO)。  
　　动态随机存储器的英文缩写(DRAM)。  
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、  
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散  
傅立叶变换)或者是中文的，比如：a.量化误差  b.直方图  c.白平衡
笔试是所有的人一起进行：题型分5大类，FPGA和DSP考一种就能够了，我选的是FPGA。C的时间是半个小时，JAVA的考试时间是一个小时，FPGA是一个半小时，DSP是2个小时。据我同学说，考软件的话，就选C，C比JAVA要简单些。
我谈谈FPGA吧。FPGA的考试题目都是考数字电路的基础知识，只有几道一分的填空题涉及到FPGA的基础知识。
考试内容有：D触发器，RS触发器，JK触发器。其中D触发器有3道题目，RS一道，是画时序图的。JK触发器的题目就有点小郁闷了。一道是分频题，4个JK触发器串在一起，JK都是等于1，输入CLK=256KHZ，求输出是多少HZ？
还有一道是2个JK触发器串在一起，问当Q0Q1等于多少的时候，经过一个周期,Q0Q1变为00？
设计题2道： 一道是三人表决器，经过是0，赞成是0，少数服从多数。用逻辑门实现，没有非门。第二道是用D触发器实现一个3位加法器，也没有非门。
最后的关于FPGA的附加题里面考的都很简单，不算总分，有道题目是设计一个带时能端的D触发器的程序。