基于fpga可控分频器.doc

哈尔滨工业大学2004年本科生科技创新活动获奖作品汇编
基于FPGA的可控分频器的设计
覃东海 陈珍敬
（哈尔滨工业大学电气工程及自动化学院 150001）
指导教师：柳玉秀
【摘要】本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。
关键词：半整数，可控分频器，VHDL, FPGA
【Abstract】 The paper presents two method for designing the controllable frequency divider which division ratio is integer or half-integer. The frequency divider implemented with a FPGA chip is described in VHDL and simulated with.
Keywords: half-integer, simulated, controllable frequency divider, VHDL
1.引言
分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。但对半整数分频，等占空比的奇数分频及可控分频实现较为困难。本文利用VHDL硬件描述语言，通过QuartusⅡ4.0开发平台，使用Altera公司的FPGA，设计了一种能够满足上述各种要求的较为通用的可控分频器。只要在分频器的输入端输入相应的分频系数，就可以得到所需的频率。
在通常的FPGA设计方法中，为了能实现等占空比的奇数分频，常采用对输入频率进行二倍频的电路，以及对倍频后的频率F进行偶数分频，这样大大降低了设计电路的最高工作频率，提高了对硬件的要求。
为此，本文的设计在不改变设计要求的前提下，对常规的设计方法进行了改进，实现了在不需要对输入频率进行二倍频的条件下的等占空比分频，从而更好的利用了FPGA的频率资源，同时还降低了设计的复杂性。
2．技术要求和技术特点
2．1 技术要求
1．实现整数及半整数分频，分频系数为28-0.5 。
2．对任意分频都能实现等占空比或非等占空比。
2．2 技术特点
1．采用FPGA芯片及EDA的设计方法，工作效率高。
2．采用VHDL硬件编程语言和模块化的设计方法，设计的可移植性好。
3．能实现奇数的等占空比分频，很好的利用了FPGA的频率资源。
4．十分轻松的实现了可控分频，降低了设计的复杂性。
3.系统设计
本文按现场EDA的设计流程，对可控分频器的设计思想和实现过程进行介绍，包括（VHDL）语言输入、单元模块生成、顶层电路生成、仿真结果等。硬件原理图见图1。

图1 可控分频器原理筐图
可控分频器由外部的晶振产生标准频率，利用外部的9位输入端口输入控制信号实现对其分频系数的控制。在可控分频器的设计中，采用9位输入数据代表其分频系数，其中高8位代表整数位，最后一位代表小数位，可以实现最大分频系数为28的分频。计数器的设计是整体设计的关键。
3．1程序设计思想
3.1.1 问题的分析：
由于现在的分频理论和技术都已经很成熟，所以我们也没有必要在这里谈论一些基本的分频方法。本设计的关键问题在于奇数的等占空比分频，这也是本设计的创新点所在。
3.1.2几种方案的讨论
方案一，此方法为传统的设计方法，如果分频系数N为偶数，采用具有二状态触发的（J,K）触发器或（D）触发器即可实现所要（求的）分频；如果分频系数N为奇数，根据公式fp=2f/2N，则先对基准信号倍频，再进行偶数分频（占空比为50%）。
显然这种方案不但设计复杂而且还大大降低了FPGA的工作频率，所以这种方法只会在设计一些分频系数较低且固定的场合下用到。
方案二，当分频系数N为偶数时，计数器从0到N-1循环计数，且计数器计数小于N/2时输出1，计数大于等于N/2则输出0；当分频系数N为奇数时，计数器从0到N-1循环计数，且计数器小于（N+1）/2时输出0，计数等于(N+1)/2时则输出0到1的跳变信号，且此跳变信号必须在标准时钟的下降沿跳变（满足50%占空比），计数大于（N+1）/2时则输出1。
很明显，采用这种方案没有利用倍频，可以充分利用器件的最高工作频率，且输出信号的占空比为50％。流程图如下：

图2 设计流程图

图3 方案二时序图

但是在现实中我们很快发现用单计数器根本不能实现对双边沿的探测。所以说这个方案只能在理论上成立，实际上根本做不出来。
方案三，这里我们对方案二进行了改进，采用双计数器实现同样的功能，这也是本设计的突破点和创新点所在。当分频系数N为偶数时，方法同上；当分频系数N为奇数时，采用双计数器计数。两个计数器同时计数，一个沿上升沿计数，另一个则沿下降沿计数。计数器从0到N-1循环计数，且计数器计数小于（N－1）/2时输出1，计数大于等于（N－1）/2则输出0。在这样的控制方式下，分频后输出的波形恰好相差1/2时钟周期，将两个波形进行或（or）操作后,即可得到所要的波形（占空比50%）。下面是用这种方法进行5分频时的波形图：

图4 方案三5分频时序图
其中，clk1是两计数器的时钟，p1是计数器1的输出波形，p2是计数器2的输出波形，q是最终的输出波形。
可见经过这样一个小小的技术改进，不但没有增加设计的复杂性，而且真正的实现了奇数分频的等占空比。
因此在奇数的等空比分频上我们最终选择了方案三。
3.1.3 非等占空比的设计
由于非等占空比的分频器设计较为简单，现实的技术也很成熟，从科技创新本身来说，真正创新的内容不多，所以在这里我们就不多加说明。
下面介绍的一种非等占空比的分频器是我们在做项目过程中发现的一种比较有特点分频器，其设计思想如下：
在一般的计数器中，参与计数（电平有变化）的计数器最高位的输出波形就是以此计数器的模数为分频系数的分频器。由这一思想，只需根据输入的分频系数判断出参与计数的计数器最高位，把此计数器的此位波形输出即可得到所要波形。如10进制计数器，其最高位第四位的输出波形是输入波形的10分频。波形图如下：

图5 10进制计数器波形

其中，clk为时钟信号，y3为最高位。
可见这种方案最大的优点再于其控制系统非常简单，所占用的资源少，因此这种设计在硬件资源十分缺乏的情况下很有优势。同时我们也要看到它的弊端，即其输出波形可以说是没有什么规律的，这样在一些特殊场合下可能会留下一些事故隐患，但只要我们使用得当，如在一些只用边沿触发的条件下，这种方法凭借其简单的控制和占用资源少，在某种程度上说还提高了系统的可靠性。
3.1.4 半整数分频的设计
下面我们将简单介绍一下半整数分频的方法：
1, 小数分频的基本原理
小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：
F=（9×10+1×11）/（9+1）=10.1
从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。
2, 电路组成
分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。图4给出了通用半整数分频器的电路组成。

图4 通用半整数分频器的电路组成。
采用VHDL硬件描述语言，可实现任意模N的计数器（其工作频率可以达到160MHz以上），并可产生模N逻辑电路。之后，用原理图输入方式将模N逻辑电路、异或门和D触发器连接起来，便可实现半整数（N-0.5）分频器以及（2N-1）的分频。
3.2可控分频器的实现
由以上分析我们基本上了解了本分频器的设计思想，下面我们将以模块化的设计思想，介绍各个主要的功能模块的设计实现过程：
3.2.1 整数等占空比分频
原理图：

图7 整数等占空比分频模块
其VHDL程序见附表一。其中clk为时钟输入，data[7..0]为分频系数输入，q为分频输出。
仿真：
其时序仿真波形如下：

图8　7分频

图9　8分频

图10 9分频

可见该方案很好的实现了奇数分频（占空比为50%）。
表一：
资源利用情况：
占用的可配置逻辑块
最高工作频率
67/5980（1%）
228.68MHZ

3.2.2 整数非等占空比分频
原理图如图7所示:
其程序见附表二。
仿真：
其时序仿真波形如下：

图11 5分频

图12 6分频

图13 7分频

图14 8分频
表二：
资源利用情况：
占用的可配置逻辑块
最高工作频率
32/5980（〈1%〉
241.43MHZ
可见词方案比方案三的等占空比整数分频少占用了一半资源，最高工作频率也略有提高。
由以上仿真和资源利用情况来看，其不能实现50%的占空比，且其占空比缺乏规律性，这可能会给实际的应用带来一些不确定因素,但是由于其控制简单，占用资源少，工作频率较方案二高。
3.2.3 半整数分频
由上面图4通用半整数分频器的电路组成，可知如要实现整数半整数分频只需在整数分频的基础上加上倍频电路即可。下面给出倍频电路。如图：

图15 倍频电路图
其时序仿真波形如下：

图16 倍频时序图

3.2.4顶层电路图：

图17 顶层图
其中DFF2为D触发器，21MUX为2选1选择器
编译仿真后其时序仿真波形如下：

图18 8.5分频

图19 倍频

图20 非等占空比5分频

图21 等占空比 7分频
4．结束语
本文讨论了一种分频系数为整数和半整数的可控分频器的设计方法。这种电路在频率合成及各类数字逻辑电路中有广泛的应用，例如：对图象采集系统中的行分频和列分频电路的设计，就可以应用本分频器电路作为时钟发生器。如果采用传统的硬件电路方法实现以上功能，需要一整块电路板才能完成，才用该设计后只需一片FPGA就可以实现，而且在进行板级开发过程中，可随时修改程序或作为宏单元应用与ASIC设计中，从而提高了设计的灵活性和集成度。同时，与传统的FPGA设计方法比较，本方案能更好地利用频率资源，不失为另一种基于FPGA的设计方法。
实际测试时发现输出波形毛刺较多，分析可能是由于我们所使用的信号源本身就有很多尖峰所至，如想减少毛刺，可在输出加上一个FIR数字滤波器。
5．心得体会
经过一个多学期的努力奋斗，我们终于按期完成了这个课题。回想这期间的各种经历，真是感受颇多。
在申请这个课题之前，我们对FPGA，VHDL及EDA等名词完全不懂，可以说我们完全是白手起家，什么东西都要从头开始学。上网查资料，买书，学习，然后上机练习，一切都是在课余时间完成的。记得在编写奇数的等占空比分频时，我们一直解决不了单计数器双边沿的问题，去查资料——没有，到论坛上找——却发现大家也在问这个问题，这样一直想了一个多月都没有想出解决方法，最后我们甚至认为是不是VHDL语言不支持双边沿触发，而其他语言可能会支持，都打算改学Verilog语言，最后还是因为一次灵感才想出了用两个计数器的方法。难度最大就算学QUARTER||4.0和做FPGA芯片的PCB板的时候。原来我们学的是MAXPLUS，后来由于老师建议我们用Cyclone的芯片，而MAXPLUS不支持Cyclone芯片，所以只有改学QUARTER||4.0，去查资料时才发现所有的资料都是英文的，学起来真的很费劲，800多页的手册有不能去复印，就在电脑面前看，有不动的专业词汇，就上网查，就这样才勉强学会了其基本使用方法。还有就是做Cyclone芯片的PCB板，为这我们还创下了自己的多个第一：第一次用protel99SE;第一次做高速板；第一次手工完成布线；第一次到TI公司订购电源样片；同时我们还认真阅读了Cyclone芯片的400页的英文资料，300多页的《高速PCB板的设计》，前后去找老师问了5次，最后才敢拿去给厂家做，因为我们知道我们只有一次机会，要是板子做坏了，那什么都完了，因为我们根本没有足够多的钱再做一块板。
就这样在众多困难的阻挠下，我们终于完成了课题，现在想一想我们在这半年多的时间里到底学到了什么？1，我们学了三个专业软件：MAXPLUS，QUARTERS||，Protel99SE；2，我们学了一种芯片：Cyclone；3，我们学会了做高速PCB板；4，英语真的很重要；5，我们认为这是最重要的，即我们学会了一种方法，一种设计电路的方法——自顶向下的方法；
同时在这过程中它也锻炼了我们团队合作的能力，培养了我们团队合作的精神，锻炼了我们乐观、敬业、坚持不懈的优秀品质，这是我们收获的一笔无形财富。在这期间，由于对一些问题的看法和观点不同，我们不免会有争论，会有抱怨，但更多的是信任和喜悦。我们逐渐形成了一个团结、高效的团队，在一起经历了风风雨雨，在讨论中相互学习，在失意中相互鼓励，在协作中增强友谊。有这样的机会、这样的成功，得益于学校的大力支持和老师对我们的不倦指导。十分感谢教务处组织这样的活动，让我们有了锻炼的机会。
参考文献
[1]高博，龚敏 基于FPGA的可控分频器的设计 电子工程师 6.2003
[2]潘松，黄继业 DEA技术实用教程 2003
[3]侯伯亨，顾新 VHDL硬件描述语言与数字逻辑电路设计 2002
[4]徐志军，徐光辉 CPLD/FPGA的开发与运用 2002
[5]张亦华，延明 数字电路EDA入门－VHDL程序实例集 2003

附表一：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity fenpin_2 is
port(clk:in std_logic;
data:in std_logic_vector(7 downto 0);
q:out std_logic);
end fenpin_2;
architecture one of fenpin_2 is
signal data1,data2:std_logic_vector(7 downto 0);
signal data3,data4:std_logic_vector(7 downto 0);
signal q1,q2,q3:std_logic;
begin
data1<=data-1;
data2<='0'&data1(7)&data1(6)&data1(5)&data1(4)&data1(3)&data1(2)&data1(1)when data(0)='1' else
'0'&data(7)&data(6)&data(5)&data(4)&data(3)&data(2)&data(1);
process(clk)
begin
if clk'event and clk='1' then
if data3s;
process(clk)
begin
if clk'event and clk='0' then
if data4data4,data2)
begin
if(data4
use ieee.std_logic_unsigned.all;
entity fenpin_3 is
port(clk:in std_logic;
data:in std_logic_vector(7 downto 0);
q:out std_logic);
end;
architecture behav of fenpin_3 is
signal data1:std_logic_vector(7 downto 0);
signal k:std_logic_vector(7 downto 0);
signal q1:std_logic;
begin
process(clk,data,k,data1,q1)
begin
k<=data-1;
if clk'event and clk='1' then
if data1=k then
data1<="00000000";
else
data1<=data1+1;
end if;
end if;
if k(7)='1' then
q1<=data1(7);
elsif k(6)='1' then
q1<data1(6);
elsif k(5)='1' then
q1<=data1(5);
elsif k(4)='1' then
q1<=data1(4);
elsif k(3)='1' then
q1<=data1(3);
elsif k(2)='1' then
q1<=data1(2);
elsif k(1)='1' then
q1<=data1(1);
elsif k(0)='1' then
q1<=data1(0);
else
q1<='1';
end if;
if data="00000000" then
q<='Z';
else
q<=q1;
end if;
end process;
end;

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