CMOS集成电路闩锁效应形成机理和对抗措施.doc

目 录
摘 要： 1
0 前言 1
1 闩锁效应产生背景 2
2 CMOS反相器 3
2.1 反相器电路原理 3
2.2反相器工艺结构 3
3 闩锁效应基本原理 4
3.1 闩锁效应简介 4
3.2 闩锁效应机理研究 4
3.3 闩锁效应触发方式 6
4 闩锁措施研究 6
4.1 版图级抗栓所措施 6
4.2 工艺级抗闩锁措施 7
4.3 电路应用级抗闩锁措施 9
5 结论 9
参考文献: 10

9

CMOS集成电路闩锁效应形成机理和对抗措施
摘 要：
CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结可控硅
Study on the mechanism of Latch-up effect in CMOS
IC and its countermeasures
Wangxin
Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．
Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.
Key words: CMOS ICLatch—up effect；power dissipation；pnpn diode；thyristor.
0 前言
CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
尽管CMOs结构的电路有众多优点，但它并非完美无缺．比如，它的工艺要求比NMOS复杂(需要额外的阱形成技术)、器件占用硅片面积比较大(相对于NMOs而言，难以小型化)更主要的是，CMOS结构会形成电路的闩锁(又称闭锁、自锁、闸流效应)，这是CMOS电路与生俱来的寄生效应，它会严重影响电路的功能，造成电路功能混乱甚至电路根本无法工作或烧毁．这是早期CM0S技术不能被接受的重要原因之一．
目前，无论从电路结构还是从制作工艺技术上都采取了一些技术来避免闩锁的形成，从而使CMOS电路的各种优点得以充分发挥。
1闩锁效应产生背景
早在1962年CMOS结构就被提出，但其应用被局限于某些特殊的领域，在这些应用中，性能和封装密度并不是主要考虑的因素。随着技术进步和工艺支持，CMOS电路已经占据了集成电路市场上很大的份额。低功耗、无比逻辑设计以及大的噪声容限都是CMOS电路的优点。
但随着器件尺寸的不断缩小，在CMOS结构中的一些寄生效应影响也越来越明显，闩锁效应就是一个最突出的例子，而且这种效应对CMOS电路有致命的破坏，因此，在超大规模集成电路中对闩锁效应的研究是非常有必要的，它不仅涉及到工艺的改进，促进新工艺的开发，而且与电路版图的布局结构相关联，以提高芯片的可靠性。
一般而言，CPU和存储器这些对运算速度和版图面积要求较高的芯片中对闩锁可靠性研究比较多，可以通过工艺改进进行彻底消除，但这在一定程度上带来了成本的增加，而由于这些芯片都是通用芯片，所以工艺改进的成本是可以接受的。对于一些特殊用途的专用芯片的闩锁可靠性研究，显然，改进工艺并不是一种有效的方法。
功率集成电路由于其高低压器件的兼容以及某些特殊的应用场合，芯片在实际工作中不可避免会触发闩锁，因此对于这种专用集成电路可靠性的研究是非常必要的，而成本是制约这类芯片的一个最主要的因素，由于在普通的工艺线上也可以完成这类芯片的流水，所以对于功率集成电路中的可靠性研究都是基于版图布局布线和保护结构。
2 CMOS反相器
2.1反相器电路原理
CMOS反相器为CMOS逻辑电路的基本单元，其结构如图1所示在CMOS反相器中，增强型P沟MOS管与增强型N沟MOS管的栅极连接在一起，作为此反相器的输入端；它们的漏极也连接在一起作为反相器的输出端．N管的源极与衬底接点均接地，而P管的源极与衬底则连接至电源供应端()。当输人电压为低电平时(即=0)，N管关闭，P管导通，输出端通过P沟道充电至；当输入电压逐渐升高，使栅极电压等于Vdd时，N管导通，P管关闭，输出端将通过P沟道放电至零电势可见该结构实现了反相器的功能.

图1 CMOS反相器结构图
CMOS反相器的重要特性是，当输出处于逻辑稳态(即或)时，两个MOS管中仅有一个导通，因此由电源供应处流到地端的电流非常小，相当于器件关闭时的漏电流。事实上，只有在两个状态切换的极短时间内，才会有大电流流过(此时电路工作在放大区)因此与其它种类如N沟道MOSFET、双极型等逻辑电路相比，其稳态时的功率损耗非常低。
2.2反相器工艺结构
图2为P阱CMOS反相器的工艺剖面图。为了在CMOS应用中能同时将P沟道与N沟道MOSFET制作在同一片芯片上，需要将两管隔离．采用一额外的掺杂及扩散步骤在衬底中形成阱并施以反偏电压可起到隔离作用。阱中的掺杂种类与周围衬底不同，典型种类有P阱、N阱以及双阱．图2为使用P阱技术制作的CMOS反相器的剖面图．在此图中，P沟道与N沟道MOSFET分别制作于N型硅衬底以及P阱之中．

图2 P阱COMS反相器工艺剖面图
3 闩锁效应基本原理
3.1闩锁效应简介
闩锁效应就是指CMOS器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等.
3.2闩锁效应机理研究
CMOS电路的阱结构最主要的问题在于闩锁现象，它是由寄生的PNPN双端器件在一定的条件下形成的。闩锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是发生在外围与输入／输出有关的地方；另一种是发生在芯片的任何地方(如由辐射引起的闩锁)，实际应用中较常遇到的是前一种情况。
如图2所示，寄生的PNPN双端器件是由一横向的PNP及一纵向的NPN双极型晶体管所组成。P沟道MOSFET的源极、N型衬底及P阱分别为横向PNP双极型晶体管的发射极、基极及集电极；N沟道MOSFET的源极、P阱及N型衬底分别为纵向NPN双极型晶体管的发射极、基极及集电极，其寄生部分的等效电路如图3所示。及分别为衬底及阱中的串联电阻．每一晶体管的基极由另一晶体管的集电极所驱动，并形成一正反馈回路，其结构实际上就是一个双端PNPN结结构．若再加上控制栅极，就组成了门极触发的闸流管(又称可控硅器件)．图3中一并画出了控制栅极。
双端PNPN结有如图4所示的负阻特性，该现象就称为闩锁效应．即双端PNPN结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(=0)，也可以由门极电流触发(≠O)实际电路工作时，闩锁主要归因于后者．由图可见，门级触发可以大大降低正向转折电压。电路进人正向导通后，只要电路中的电流大于维持电流，器件将一直处于正向导通状态．一旦电流小于，器件将按原路恢复到正向截止状态．

图3 图2的P阱结构的等效图 图4 PNPN双端器件的正向电流电压特性

在通常情况下，和之间产生一个阱—衬底PN结隔离，只有很小的二极管电流从之间流过。但当CMOS集成电路接通电源后，在一定的外界因素触发下（如大的电源脉冲干扰或输入脉冲干扰，特别是在辐射条件下），和之间产生一个横向电流，从而使P沟道MOSFET源区周围的N型衬底电位低于p+源区。当这个电位差达到一定程度时（大于0.7V时，相当于对PNP管注入基极电流），横向PNP管将导通进入放大区。同样，P阱内的横向电流IRw产生压降使寄生的纵向NPN晶体管也导通进入放大区（相当于对NPN基极注入电流），这样就形成了一个正反馈的闭合回路，此时在外界的触发消失，在和之间也有电流流过，这就是在外界触发条件下闩锁效应形成的过程。由上述分析可知，CMOS电路寄生的双端PNPN器件，相当于一个由噪声引起的兼有电压触发和门级电流触发的可控硅器件。串联电阻Rs和Rw越大越容易引起闩锁，下面给出门级电流触发闩锁的条件。假设PNP晶体管的共射级放大倍数为,NPN晶体管的共射级放大倍数为,根据射，集，基的电流关系有:

若>1,则。
这样，两个寄生晶体管同时工作，形成正反馈回路，加深可控硅导通，一股大的电流将由电源流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题而烧毁芯片。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：
①电路要能进行开关转换，其相关的PNPN结构的回路增益必须大于1。
②必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长。以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极／基极旁路电阻的外部激发电流所引起的。
③偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
3.3闩锁效应触发方式
①输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。当流人寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。
②当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻、时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通。同时通过PNPN结构的总电流必须达到开关转换电流。
③当出现穿通场穿通时，低阻通路一般发生在电源和地线之间，或者发生在电源和衬底发生器之间。在源一漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通、场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去。
4闩锁措施研究
4.1版图级抗栓所措施
(1)加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻．采用接衬底的环形电源线，并尽可能将衬底背面接,增加电源V和接触孔，并加大接触面积.对每一个接的孔都要在相邻的阱中配以对应的接触孔，以便增加并行的电流通路.尽量使和的接触孔的长边相互平行．接的孔尽可能安排得离阱远些接的孔尽可能安排在P阱的所有边上.
(2)晶体管的电流增益的表达式为

上两式中，为基区宽度，L为扩散长度，D为扩散系数，为载流子寿命。增加基区宽度可以有效地降低电流增益。尽可能使P阱和PMOS管的区离得远一些
如，输出级的NMOS、PMOS放在压焊块两侧，可大大减小PNP的电流增益。
（3)采用保护环．如图5所示是采用保护环的反相器剖面图．保护环降低了及。增加了PNP管的基区宽度，从而使PNP的电流增益下降．

图5保护环结构应用于CMOS结构
(4)采用伪收集极如图6所示是采用伪收集极的反相器剖面图，伪收集极收集由横向PNP发射极注入的空穴，阻止纵向NPN的基极注入，切断了再生反馈作用形成闩锁的通路，相当于有效地减小了NPN管的电流增益．
以上措施的弊端是增加了有源区占用的面积，相对来讲，电路的集成密度难以提高。

图6 伪收集极结构应用于CMOS结构中

4.2工艺级抗闩锁措施
由式(3．1)、(3 2)可知，降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益，一般使用金掺杂或中子辐射技术，但此方法不易控制且也会导致漏电流的增加．深阱结构中，纵向寄生晶体管的基区宽度较大，可以降低它的电流增益。
高能量离子注入以形成倒转阱，可以提升基极杂质浓度，由式(3．1)可知能降低纵向双极型晶体管的电流增益在倒转阱结构中，阱掺杂浓度的峰值位于远离表面的衬底中，它同时能降低阱中的串联电阻Rw．如图7所示是倒转阱中离子注入杂质浓度的分布情况．

图7 倒转阱中注入杂质的浓度分布
另一种减少闩锁效应的方法，是将器件制作于重掺杂衬底上的低掺杂外延层中，如图8所示．重掺杂衬底提供一个收集电流的高传导路径降低了．若在阱中加入重掺杂的埋层(或倒转阱)，又可降低R。．

图8 避免闩锁的重参杂衬底和外延层结构

实验证明此方法制造的CMOS电路有很高的抗闩锁能力，闩锁亦可通过沟槽隔离结构来加以避开。如图9所示在此技术中，利用非等向反应离子溅射刻蚀，刻蚀出一个比阱还要深的隔离沟槽．接着在沟槽的底部和侧壁上生长一热氧层．然后淀积多晶硅或二氧化硅，以将槽填满．因为N沟道与P沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁．以上措施都是对传统CMOS工艺技术的改造，更先进的工艺技术如SOI(Silicon on Insulator)等能从根本上来消除闩锁产生，但工艺技术相对来讲要复杂一些.

图9 沟槽隔离应用于双阱CMOS结构
4.3 电路应用级抗闩锁措施
要特别注意电源跳动，防止电感元件的反向感应电动势或电网噪声窜人CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应．因此在电源线较长的地方，要注意电源退耦，此外还要注意对电火花箝位．
防止寄生晶体管的EB结正偏．输入信号不得超过电源电压，如果超过这个范围，应加限流电阻因为输入信号一旦超过电源电压。就可能使EB结正偏而使电路发生闩锁输出端不宜接大电容，一般应小于0．01, F.
电流限制．CMOS的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大．从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁．可通过加跟流电阻来达到抑制闩锁的目的．
5 结论
综上所述，CMOS电路具有其它电路无法比拟的低功耗的优点，是在ULSI领域最有前途的电路结构．但传统CMOS电路的工艺技术会产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用．一般可以从版图设计、工艺过程及电路应用等方面采取各种技术措施，尽可能地避免、降低或消除闩锁的形成，从而为CMOS电路的广泛应用奠定基础．
版图设计时。要尽量降低电路密度、衬底和阱的串联电阻；伪收集极的引入，可以切断形成闩锁的回路设计工艺时，可以采用适量的金掺杂、深阱、高能离子注入形成倒转阱、低阻外延技术等来降低寄生晶体管的电流增益和串联电阻；沟槽隔离基本上可以完全切断形成闩锁的回路；更先进的SOI技术可以完全消除闩锁的形成电路应用时，要尽量避免噪声的引入、附加限流电阻等措施．

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