如何降低PCB玻璃纤维编织 对高频差动信号的影响.docx

如何降低PCB玻璃纖維編織 對高頻差動信號的影響(上)
高速數位系統中，有越來越多使用高頻差動信號於高效能硬體平台上的應用，關於IPC4101中所制定的電路板材質，對於使用高於2.5 GT/s的高速差動信號做為傳輸的匯流排而言，有信號完整性問題存在，主要是因受限於電路板板材中的纖維編織方式所影響，此影響已被證明非同質的媒介被編織在一起時，確實影響在高速率數據傳遞上，造成信號偏斜失真，導致增加共模電壓和降低相應的差動信號。本文以PCI Express Gen2為例，表列出電路板中的纖維編織效應，整體上會在什麼情況下產生，及如何減輕它的影響和在什麼情況下可忽略此效應，並介紹「旋轉佈局圖像法」來有效的減輕信號偏斜效果；將來的高速數位系統產品，如高效能伺服器，電腦及任何使用高頻差動信號設計的產品，將可利用本文的分析結果，合併適當技術在電路板的關鍵相互連接信號上，以確保信號的傳遞失真達到最低。
導論
        當電子工業在電子信號達到100MHz以上時，開始注意到電路板上的傳輸線對信號傳遞的影響，於是開始了解如何由電阻、電感及電容來解構傳輸線效應[1]，當電子信號達到1GHz以上後，電路板中的疊構（Stack-Up）材質，存在著不同參數設定，經由不同的細部設定，亦會影響信號的傳遞[2]，而在數位系統晶片中，隨著速度與頻率不斷的增加及超大型積體電路（Very Large Scale Integrated Circuits；VLSI）的小型化，信號完整性（Signal Integrity；SI）與系統電路板之間的關係，已經變成對於設計與驗證工程師上的一個主要問題；針對傳輸率大於2.5GT∕s的信號，已被證明非同質的媒介於電路板中被編織在一起時，確實影響高速差動匯流排的信號傳送[3][8]，所以我們需要了解電路板中的纖維編織效應，對於單端信號及差動信號而言，整體上會在什麼情況下產生，及如何有效的降低它的影響，我們將以SPICE模擬工具，進行準確的板級（Board Level）模擬，以列舉出信號於電路板中的纖維編織效應，進而解析及找出解決之道。

        本文結構如下。在一開始會介紹基本原理與問題探討，接下來描繪減輕纖維編織效應的解決方法，其後展現主要模擬結果，包含效應問題的還原及改善後的模擬拓樸。最後為結論。

基本原理與問題探討
電路板纖維編織的概述
        典型的印刷電路板（PCB），由於它的基本架構是由玻璃纖維結構編織以加強與環氧樹脂結合更為緊密，而玻璃纖維的相對介電常數（Relative Dielectric Constant；εｒ）不同於環氧樹脂的相對介電常數，對於高速差動信號在此結構上的傳遞而言，表現出一種非同質結合的媒介。

        如圖1[3]所示，有數種編織類型，相對於板邊，編織方法呈現水平和垂直兩種。

差動對與編織剖面圖
        當差動對（Differential Pair）及走線的寬度和間隔，與玻璃纖維布的尺寸一起比較時， PCB的非均勻介電值能引起在差動信號對之間，產生實際的信號傳遞的差別，如圖2[3]所示，為PCB中差動對與玻璃纖維布的編織剖面圖。

差動信號與眼圖
        差動信號（Differential Signal）主要藉由兩條平行線傳遞數位資料，其中一條傳輸線載送正端信號（D+），另一條傳輸線載送負端信號（D-），如下圖3所示，其傳輸線阻抗主要是正端參考負端所得，常見的差動信號如USB，SATA and PCIE…等，皆以此技術傳遞信號；既然差動信號上的數位資料由正端信號與負端信號結合後獲得，而所合成的波形如圖4[4][9]所示，此圖為累計數千筆數位資料後所得波形，由於此圖看似眼睛，所以又稱「眼圖（Eye Diagram）」，眼圖中主要參數有寬度（eye width） 與高度（eye height），寬度與高度所構成的區域大小，即為決定差動信號的品質所在，如圖5[4]所示，為高頻示波器中常用以量測眼圖時，所用的眼圖比對元件，此元件被用來比對的參數變數有：Earliest Edges，Falling Latest Edge，Rising Latest Edge，Highest Vih，Lowest Vih，Highest Vil，Lowest Vil，Jitter and Mask 等9種參數變數。

差動信號於非同質媒介中傳遞的潛藏問題
        FR4電路板基材（base material）由兩種媒介－玻璃纖維（Fiberglass）及環氧化物 （Epoxy）－合成，且信號演變至今已達2.5GT∕s以上，所以我們便要思考，差動信號的兩條信號分別傳遞在此兩種媒介上的潛藏問題，其主要原因為兩種媒介的相對介電常數（Relative Dielectric Constant；εｒ）不同，玻璃纖維結構的電介值大約為6，而環氧樹脂的電介值大約為3.5，如圖6[3]所示，為一般差動信號走在FR4玻璃纖維上的佈局，其中同一對的信號傳遞在不同電介值上，速率的公式與相對介電常數的平方根成反比，如公式（1） [2]所示，因不同的電介值，便產生不同的信號延遲失真。

        而在高速率數據傳遞上，偏斜失真（Skew）能等於一個輸送單位間隔的實際一小部分，導致增加共模式電壓和降低相應的差動信號（如圖7[5]所示）。另外，也導致交流共模（ACCM）信號轉變成為在系統裡的一個增加串音（Crosstalk）和EMI的來源，使得接收端違反ACCM規範。

串擾（Crosstalk）
        串擾發生的主要原因是相鄰兩條傳輸線之間的互感與互容所導致的，當信號的傳輸速度愈快且PCB的尺寸愈小則串擾越嚴重，由圖8[6]所示的兩個相鄰導體等效模型可知，當兩條傳輸線的距離越近時，則互感（Lm）與互容（Cm）越大，能量從一條傳輸線耦合到另一條傳輸線便加劇。

        可以由圖9[6]與公式2[6]，大概的估計出兩平行線間實際可能的間距寬度，以得知近似的串擾量。

        其中：
        Crosstalk=平行導體的串擾量（%）
        d=兩微帶線間的距離（mil）
        h=微帶線到銅箔面的距離（mil）

AC共模下的纖維編織效應
        ACCM的降低會因為ACCM在更長的長度下的導體和電介質的損失，ACCM效應是較少明確分析眼圖高度和寬度的比較。研究顯示，重點在（頻率和長度）對ACCM 影響變得重要，對眼圖高度的影響也相當多。即，在相同的要點設計必須為ACCM 影響減輕，這也將被迫減緩眼圖的降低。

減輕纖維編織效應的探討
        減輕纖維編織影響，可經由限制與板邊緣平行的佈線長度，或呈現輻狀的走線，目的是避開直接平行在編織法上[4]。這些的應用性及可取性將依每個獨特的設計而變化。相對於編織法，根據三角學分析顯示，只旋轉走線方向的1或2度，是可以有效地減輕問題，更進一步的數據顯示經常使用相對於板邊的編織法的5度旋轉，如此總共是10度的旋轉，將更減輕整體上的影響[5]。基本上減輕此效應的技術的選擇，是根據硬體平台的構造和佈局，此部分保留給平台設計者做彈性的調整。

特殊的佈局與走線
        在電路板佈局的初始階段，對於晶片和高速匯流排的放置，使這些匯流排對於延伸的長度，以非平行於板邊方式走線，實踐如此的走線方式，以致於減輕編織效應的影響。對於Layout工程師而言，這將需要小心的規劃及檢查，不過此法可以另一種方式取代（如旋轉佈局圖像法）。

45度的平面圖設計
        一些設計的平面圖能自動迫使關鍵的走線，以非正交的角度方向佈局，以達到所有高速匯流排必須以「非正交佈局和走線」方式，以有效的符合此要求，45度的平面佈局法，便是利用佈局工具本身所提供的45度走線設定，來讓關鍵的走線自動被迫以此佈局，但前提是佈局工具本身要提供此功能。

限制直角法的佈線
        影響眼圖的高度和寬度，為配以編織法及調整好的佈線長度的函數，有效的解決辦法是限制匯流排走線總長度的正交鋪設，主要是警告ACCM效應必須被仔細考慮，走線經過BGA接腳領域，如超過2英吋長的高速匯流排，必須確認沒有「正交佈局和鋪設」。

本文作者現於國立台北科技大學電通所

參考文獻  
[1] Massoud, Y., Kawa, J., MacMillen, D。and White, J., ” Modeling and analysis of differential signaling for minimizing inductive crosstalk,” Design Automation Conference, 2001. Proceedings, 2001 Page（s）:804 – 809.  
[2] 周慶棟、徐三勝、林殷旭、古士興、黃文增，“高可靠度的高速數位硬體平台之研究”，2005高速電路板設計研討會。  
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[4]   
[5]   
[6] G.H. Shiue and R. Wu, “Reduction in Reflections and Ground Bounce for Signal Line through a Split Power Plane by Using Differential Coupled Microstrip Lines,” Electronics Packaging Technology Conference, pp. 180-183, 2002. 4th, 10-12 Dec. 2002.   
[7]   
[8] Avendano, V., Champac, V., and Figueras, J., “Signal integrity verification using high speed monitors,” Test Symposium, 2004, ETS 2004, Proceedings, Ninth IEEE European, 23-26 May 2004 Page（s）:114 – 119.  
[9] M.S. Sharawi, “Practical issues in high speed PCB design,” Potentials IEEE，Vol。23，Issue：2，pp。24-27，April-May 2004.