正负脉宽数控调制信号发生器.doc

EDA设计基础实验课程论文

EDA设计基础实验课程论文

题 目 正负脉宽数控调制信号发生器
学 院
专业班级 通信班
学生姓名 大彬哥
指导教师 大力会

18
摘 要
介绍了Verilog-HDL语言在正负脉宽数控调制信号发生器中的具体应用,给出了仿真波形,说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.
关键词：Verilog-HDL EDA 仿真

Abstract
Introduces the Verilog HDL - language in positive and negative pulse width digital modulation signal generator in the specific application and simulation waveform is given and illustrates the process of electronic design automation (EDA) of the circuit and EDA technology in the important position and role of modern digital system.
Keywords: Verilog-HDL；EDA；Simulation
目录
摘 要 I
Abstract II
第1章 绪论 1
1.1 概述 1
1.2 脉宽调制技术的研究现状 1
1.2.1 脉宽调制技术的应用 1
1.2.2 脉宽调制的优点 1
第2章 脉宽调制系统的基本原理 2
2.1 EDA技术 2
2.1.1 EDA技术的优势 2
2.1.2EDA的发展趋势 2
2.2 Quartus Ⅱ软件 3
2.1.1 Quartus Ⅱ简介 3
2.1.2 Quartus Ⅱ的功能 3
2.3 Verilog-HDL语言 4
2.3.1 语言简介 4
2.3.2 Verilog-HDL主要能力 4
第3章 信号发生器设计过程 8
3.1核心设计 8
3.2 分频器的设计 10
第4章 软件仿真及硬件验证 11
4.1软件仿真 11
4.2 硬件验证 14
4.2.1 引脚锁定 14
4.22下载验证 14
结论 16
参考文献 17
附录 18

第1章 绪论
1.1 概述
脉宽调制(PWM)是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术，广泛应用在从测量、通信到功率控制与变换的许多领域中。
1.2 脉宽调制技术的研究现状
脉宽调制（PWM）基本原理：控制方式就是对逆变电路开关器件的通断进行控制，使输出端得到一系列幅值相等的脉冲，用这些脉冲来代替正弦波或所需要的波形。也就是在输出波形的半个周期中产生多个脉冲，使各脉冲的等值电压为正弦波形，所获得的输出平滑且低次谐波少。按一定的规则对各脉冲的宽度进行调制，即可改变逆变电路输出电压的大小，也可改变输出频率。。
1.2.1 脉宽调制技术的应用
PWM控制技术主要应用在电力电子技术行业，具体讲，包括风力发电、电机调速、直流供电等领域，由于其四象限变流的特点，可以反馈再生制动的能量，对于目前国家提出的节能减排具有积极意义。

通过改变导通时间占总时间的比例，也就是占空比，达到调整电压和频率的目的。广泛用于调压调频，针对各种类型的电机应用，是最突出的。
1. PWM软件法控制充电电流
2. PWM在推力调制中的应用
3. 在LED中的应用
1.2.2 脉宽调制的优点
PWM的一个优点是从处理器到被控系统信号都是数字形式的，无需进行数模转换。让信号保持为数字形式可将噪声影响降到最小。噪声只有在强到足以将逻辑1改变为逻辑0或将逻辑0改变为逻辑1时，也才能对数字信号产生影响。
对噪声抵抗能力的增强是PWM相对于模拟控制的另外一个优点，而且这也是在某些时候将PWM用于通信的主要原因。从模拟信号转向PWM可以极大地延长通信距离。在接收端，通过适当的RC或LC网络可以滤除调制高频方波并将信号还原为模拟形式。
总之，PWM既经济、节约空间、抗噪性能强，是一种值得广大工程师在许多设计应用中使用的有效技术。
第2章 脉宽调制系统的基本原理
2.1 EDA技术
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.2 EDA的优势及其发展趋势
2.1.1 EDA技术的优势
1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有种类库的支持，如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。
3.某些HDL本身也是文档型的语言（如VHDL），极大地简化了设计文档的管理。
4.EDA中最为瞩目的功能，最具现代化电子设计技术特征的功能，是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。
2.1.2EDA的发展趋势
1.超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，如0.13um、90nm已经走向成熟，在一个芯片上完成的系统级的集成已经成为可能。
2.由于工艺不断减小，在半导体材料上的许多寄生效应已经不能简单地补码忽略，这就对EDA工具提出了更高的要求。同时，也使得IC生产线的投资更为巨大。
3.高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。
4.市场对电子产品提出了更高的要求，从而也对系统的集成度不断提出更高的要求。同时，设计的效率也成了一个产品能否成功的因素，促使EDA工具应用更为广泛。
2.2 Quartus Ⅱ软件
2.1.1 Quartus Ⅱ简介
Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
2.1.2 Quartus Ⅱ的功能
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： 可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路平面布局连线编辑；
LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；
功能强大的逻辑综合工具；
完备的电路功能仿真与时序逻辑仿真工具；
定时/时序分析与关键路径延时分析；
可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；
支持 软件 源文件的添加和创建，并将它们链接起来生成编程文件；
使用组合 编译方式可一次完成整体设计流程；
自动定位编译错误；
高效的期间编程与验证工具；
可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；
能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
2.3 Verilog-HDL语言
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
2.3.1 语言简介
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
2.3.2 Verilog-HDL主要能力
基本逻辑门，例如and、or和nand等都内置在语言中。
* 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
* 开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。
* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
* 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
* Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
* 能够描述层次设计，可使用模块实例结构描述任何层次。
* 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
* Verilog HDL不再是某些公司的专有语言而是IEEE标准。
* 人和机器都可阅读Verilog 语言，因此它可作为EDA的工具和设计者之间的交互语言。
* Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。
* 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
* 能够使用内置开关级原语在开关级对设计完整建模。
* 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
* Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
* 在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
* 能够使用门和模块实例化语句在结构级进行结构描述。
* Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
* Verilog HDL 还具有内置逻辑函数，例如&（按位与）和（按位或）。
* 高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
* 可以显式地对并发和定时进行建模。
* 提供强有力的文件读写能力。
* 语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。
2.3.3 模块技术
模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中调用。
　　一个模块的基本语法如下：

　　module module_name (port_list);
　　Declarations:
　　reg, wire, parameter,
　　input, output, inout,
　　function, task, . . .
　　Statements:
　　Initial statement
　　Always statement
　　Module instantiation
　　Gate instantiation
　　UDP instantiation
　　Continuous assignment
　　endmodule
　　模块的定义从关键字module开始，到关键字endmodule结束，每条Verilog HDL语句以“；”做为结束（块语句、编译向导、endmodule等少数除外）。
一个完整的Verilog模块由以下五个部分组成：
1． 模块定义行：module module_name (port_list);
2． 说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。
说明部分包括：
寄存器，线网，参数：reg, wire, parameter
端口类型说明行：input, output, inout
函数、任务：function, task, 等
3． 描述体部分：这是一个模块最重要的部分，在这里描述模块的行为和功能，子模块的调用和连接，逻辑门的调用，用户自定义部件的调用，初始态赋值，always块，连续赋值语句等等。
4． 结束行，以endmodule结束，注意后面没有分号了。
以下为建模一个半加器电路的模块的简单实例。
　　module HalfAdder (A, B, Sum, Carry);
　　input A, B;
　　output Sum, Carry;
　　assign #2 Sum = A ^ B;
　　assign #3 Carry A & B;
　　endmodule
　　模块的名字是HalfAdder。 模块有4个端口: 两个输入端口A和B，两个输出端口Sum和Carry。由于没有定义端口的位数, 所有端口大小都为1位；同时, 由于没有各端口的数据类型说明, 这四个端口都是线网数据类型。
　　模块包含两条描述半加器数据流行为的连续赋值语句。从这种意义上讲，这些语句在模块中出现的顺序无关紧要，这些语句是并发的。每条语句的执行顺序依赖于发生在变量A和B上的事件。

　　在模块中，可用下述方式描述一个设计：
　　1) 数据流方式;
　　2) 行为方式;
　　3) 结构方式;
　　4) 上述描述方式的混合[1]选择VHDL还是verilog HDL
这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。
设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。
常用的Verilog HDL语言开发软件有Altera公司的MAX+PLUS II，Quartus II和Xilinx公司的Foundation ISE

第3章 信号发生器设计过程
3.1核心设计
此信号发生器是由两个完全相同的可自加载加法计数器COUNT4组成的，它的输出信号的高低电平脉宽可分别由两组4位预置数进行控制。

3.1.1 可自加载加法计数器
如果将初始值可预置的加法计数器的进位信号作为本计数器的初始预置加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器，如图3.1所示。这就是本设计的核心部分。

图3.1.2 正负脉宽数控调制信号发生器的核心部分
取顶层文件中信号PINT，当计数器1输出COUNT1=1时，PINT=0；当计数器2输出COUNT2上升沿脉冲到来时，PSINT=1。将PINT赋予信号发生器的输出端PSOUT，就可以得到高低电平宽度可调的方波信号。先将预置数设置好，则COUNT1输出1后，由LD1=NOT PINT=1，计数器1立刻进行预置，重新计数；计数器2亦然。于是产生持续的可调脉宽信号发生器。其相应的Verilog-HDL程序如下：
module COUNT4(CLK,LD,D,COUNT); // a basic counter 计数器
input CLK,LD;
input[3:0] D
output COUNT;
reg[3:0] CTT;
reg COUNT;
always @(posedge CLK)
begin
if(LD) CTT<=D; //加载
else if (CTT==1) CTT<=D;
else CTT<=CTT-1; //减计数
end
always @(CTT)
begin
if(CTT==1) COUNT<=1; //产生变化的输出脉冲
else COUNT<=0;
end
endmodule
3.2 分频器的设计
分频器部分，获得便于试验观察的时钟信号 。程序设计如下：
module clk_div(clk_out,clk_in);
input clk_in;
output clk_out;
reg clk_out;
reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00

parameter cnt=50_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080
always @(posedge clk_in)
begin
counter<=counter+1;
if(counter==cnt/2-1)
begin
clk_out<=!clk_out;
counter<=0;
end
end
endmodule

第4章 软件仿真及硬件验证
4.1软件仿真
程序运行成功结果图

图4.1.1 运行结果
取A,B为随机信号输入，CLK是占空比为50%的波形信号，得时序仿真波形图

图4.1.2 EDA仿真波形图
RTL级电路
时钟信号接到分频器的输入端clk_in，分频器的输出端clk_out接到预置计数器的脉冲输入端CLK。它的作用是将高频信号分成低频信号。

图4.1.4 分频模块
此计数器是一个4位二进制数的预置计数器，预置计数器比普通计数器多了一个预置端LD和预置数据端D。当LD=1或0时，在下一个时钟脉冲过后，计数器输出端预置数D，CLK为脉冲信号输入端，时钟信号经分频后接到CLK端， COUNT为计数溢出输出端。

图4.1.5 计数器模块

CLK接分频器的输出端clk_out输出的分频信号，A,B端可随机接入脉冲信号，也可以给定指定的脉冲信号，PSOUT端接显示器件。

图4.1.6 正负脉宽数控调制信号发生器模块
4.2 硬件验证
4.2.1 引脚锁定
输入时钟CLK接50MHZ的时钟管脚PIN_153，A、B预置数输入利用8个拨码开关可实现，A、B各占4个。可调脉宽的输出POUT可接PIN_76，以便用发光二极管的亮灭速度来观察结果。如表4.2.1

表4.2.1 管脚锁定列表
4.2.2下载验证
通过LED灯观察实验结果：
在EDA开发板上验证所设计的电路，向目标芯片Cyclone系列的EP1C12Q240C8下载适配后的逻辑设计文件，通过PIN_6,PIN_8，PIN_12，PIN_16，对应的4个拨码开关输入控制高电平信号脉宽的预置数（对应于A输入），再通过PIN_226，PIN_234、PIN_236、PIN_2对应的4个拨码开关输入控制低电平信号脉宽的预置数（对应于B输入），输出端接一个LED灯，当时钟信号到来的时候，根据灯的亮灭来判断输出，灯亮时，表示输出高电平脉宽，灯灭时，表示输出低电平脉宽，通过改变拨码开关，来控制输出脉冲宽度。（注意：频率要小，否则看不到方波，所以加了一个分频器。）
通过示波器来观察波形输出，其输出波形如图4.2.2所示

图4.2.2 示波器显示的结果
从示波器显示的波形可以看出，正负脉宽的时间随输入两组预置数的不同而相应的发生变化从而实现了占空比可调的目的。
结论
在传统的数字电子系统或IC设计中，手工设计占了较大的比例。一般都是先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试。显然，手工设计的缺点让人越来越不可接受。故而，EDA技术变得越来越重要，作为当代大学生，要与时俱进，更要掌握这种电子自动化设计。
通过EDA的模拟编译、适配、仿真，可以大大缩短设计周期，降低设计成本。EDA仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统的安装后，还能对系统的目标器件进行所谓边界扫描测试、嵌入式逻辑分析仪的应用，这一切都极大地提高了大规模系统电子设计的自动化程度。
至于课设报告中涉及到的WORD排版知识，随着一次次课设的进行，也一点点积累，现在可以说是得心应手。至少在排版时不会遇到障碍。总之本次课设，让我重新熟悉了QuartusⅡ、WORD两个常用软件，也复习了一遍Verilog-HDL语言的相关知识，又熟悉了一遍用VHDL语言进行编程的过程。

参考文献
[1]潘松，黄继业.EDA技术与VHDL（第2版）.北京:清华大学出版社,2007.
[2]孟庆辉，刘辉，程继航，石静苑.EDA技术实用教程.北京:国防工业出版社,2008.
[3]刘江海.EDA技术.武汉:华中科技大学出版社,2009.
[4]杨跃.FPGA应用开发实战技巧精粹.北京:人民邮电出版社,2009.
[5]王辉，殷颖，陈婷，俞一鸣等.MAX+plus II和Quartus II应用与开发技巧.北京:机械工业出版社,2007.

附录
module pulsegen(CLK,A,B,PSOUT);
input CLK;
input[3:0] A,B; //正负脉冲控制
output PSOUT; //输出脉冲
reg PSINT;
wire COUT1,COUT2;
wire LD1,LD2;
//不同的预置数使计数到 1111 的数目不同，即 A,B的值
//该数目决定脉宽。
COUNT4 COUNT4A(.CLK(CLK),.LD(LD1),.D(A),.COUNT(COUT1));
COUNT4 COUNT4B(.CLK(CLK),.LD(LD2),.D(B),.COUNT(COUT2));
always @(posedge CLK)
begin
if(COUT1) PSINT<=0; //预设负脉冲
else ifCOUT2)
PSINT<=1; //变成正脉冲
end
assign LD1=(~PSINT);
assign LD2=PSINT;
assign PSOUT=PSINT;
endmodule
module COUNT4(CLK,LD,D,COUNT); // a basic counter 计数器
input CLK,LD;
input[3:0] D;
output COUNT;
reg[3:0] CTT;
reg COUNT;
always @(posedge CLK)
begin
if(LD) CTT<=D; //加载
else if (CTT==1) CTT<=D;
else CTT<=CTT-1; //减计数
end
always @(CTT)
begin
if(CTT==1) COUNT<=1; //产生变化的输出脉冲
else COUNT<=0;
end
endmodule
// 分频器部分 ，获得便于试验观察的时钟信号
module clk_div(clk_out,clk_in);
input clk_in;
output clk_out;
reg clk_out;
reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00

parameter cnt=50_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080
always @(posedge clk_in)
begin
counter<=counter+1;
if(counter==cnt/2-1)
begin
clk_out<=!clk_out;
counter<=0;
end
end
endmodu