高等教育微电子集成电路设计.pptx

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,单击此处编辑母版标题样式,4.1,集成电路中的无源元件与互连线,4.1.0,引言,4.1.1,电容器,4.1.2,电阻器,4.1.3,集成电路中的电阻模型,4.1.4,集成电路互连线,4.1.0,引言,集成电路的无源元件主要包括电阻、电容和电感,(,一般很少用,),。无源元件在集成电路中所占面积一般都比有源元件,(,如双极晶体管、,MOSFET,等,),要大。因此，在设计集成电路中应尽可能少用无源元件尤其是电感和电容以及大阻值的电阻。如果有些非用不可，也可作为外接元件处理。集成电路中主要的无源元件如下所示：,在集成电路中，有多种电容结构：,金属,-,绝缘体,-,金属,(MIM),结构,多晶硅,/,金属,-,绝缘体,-,多晶硅结构,金属叉指结构,PN,结电容,MOS,电容,4.1.1,电容器,1,MOS,电容器,图,4.1,为,MOS,电容结构图。,MOS,电容器的电容量为：,式中，为薄氧化层厚度；,A,为薄氧化层上金属电极的面积。在半导体一侧的,P,型衬底上扩散一层层，其目的是减小,MOS,串联电阻以及防止表面出现耗尽层。从,(4.1),式可知，要提高电容量可以通过增大面积,A,和减小氧化层厚度 两个措施。,MOS,结构电容,平板电容和,PN,结电容都不相同，,MOS,核心部分，即,金属,-,氧化物,-,半导体层结构的电容具有独特的性质。,它的电容,-,电压特性取决于半导体表面的状态。,随着栅极电压的变化，表面可处于：,积累区,耗尽区,反型区,MOS,结构电容,MOS,电容,(a),物理结构,(b),电容与,V,gs,的函数关系,MOS,结构电容,MOS,动态栅极电容与栅极电压的函数关系,4.1.1,电容器,一般在与集成电路工艺兼容情况下，不可能做得很薄。因此，提高电容量只能以增大面积作为代价。在集成电路中，制作一个,30pF,的电容器，所用,MOS,电容的面积相当于几十个晶体管的面积。举例说明：,如果制造一个,34.6pF,的电容器需要的面积为,105um,，而一个小功率双极晶体管所占面积约,4103 um2,。因此，一个,34.6pF,的电容器相当于约,25,个晶体管的面积。可见在集成电路中要获得一个容量较大约电容器相当困难。,4.1.1,电容器,PN,结电容是利用,PN,结反向时的势垒电容构成一个电容器。图,4.2,为一,PN,结电容的纵向和横向结构图。单位面积的结电容如第,2,章所述可以表示为,式中，为接触电势差；为梯度因子；为零偏压时的电容量。,PN,结电容与杂质浓度有关，如果考虑杂质的横向扩散，则总的,PN,结面积为底面积加上,4,个侧面积：，式中，,W,为正方形,PN,结扩散区的边长；为,PN,结结深。,平板电容,制作在砷化镓半绝缘衬底上的,MIM,电容结构：,考虑温度系数时，电容的计算式为：,平板电容,电容模型等效电路：,固有的自频率：,金属叉指结构电容,4.1.2,电阻器,集成电路中的电阻是依靠不同的掺杂层形成的，主要分为扩散电阻,(,包括离子注入掺杂电阻,),和沟道电阻两大类。不同的掺杂层和沟道层其电阻值的大小是不同的。如果有特殊需要时，也可以用不同电阻串的金属或硅化物在半导体表面形成薄膜电阻，或者用多晶硅掺杂形成多晶硅电阻。不过，这样形成的电阻代价总比扩散电阻高。因此，集成电路中最广泛使用的还是扩散电阻，多晶硅电阻在,MOS,集成电路中也经常使用在特殊的集成电路中，也会采用薄膜电阻。,4.1.2,电阻器,集成电路中的电阻分为,：,无源电阻,通常是合金材料或采用掺杂半导体制作的电阻,有源电阻,将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出来的不同的电阻特性来做电阻。,4.1.2,电阻器,1,薄层电阻,薄层电阻又俗称方块电阻，它是集成电路中广泛使用的述语。薄层电阻 定义为,式中，和 图,4.3,所示电阻层的平均电阻串和电导率；为薄层的结深。,若电阻的长度为,L,，宽度为,W,，则图,4.3,中沿水平方向的电阻为,(4.3),显然，和 是由工艺决定的。设计者可根据薄层电阻的大小，确定所设计电阻的长宽比,(,简称方数,),。薄层电阻的单位为 。例如，对于一个典型的双极集成电路工艺，基区扩散的薄层电阻力,200,4.1.2,电阻器,合金薄膜电阻,多晶硅薄膜电阻,采用一些合金材料沉积在二氧化硅或其它介电材料表面，通过光刻形成电阻条。常用的合金材料有：,（,1,）钽（,Ta,）；（,2,）镍铬（,Ni-Cr,）；,（,3,）氧化锌,SnO,2,；（,4,）铬硅氧,CrSiO,。,掺杂多晶硅薄膜也是一个很好的电阻材料，广泛应用于硅基集成电路的制造。,掺杂半导体电阻,4.1.2,电阻器,不同掺杂浓度的半导体具有不同的电阻率，利用掺杂半导体的电阻特性，可以制造电路所需的电阻器。,根据掺杂方式，可分为：,离子注入电阻,扩散电阻,对半导体进行热扩散掺杂而构成的电阻,离子注入方式形成的电阻的阻值容易控制，精度较高。,薄层电阻的几何图形设计,常用的薄层电阻图形,一般电池采用窄条结构，精度要求高的采用宽条结构，小电阻采用直条型，大电阻采用折线型,制作过程中相对误差的引入,材料,最小值,典型值,最大值,互连金属,0.05,0.07,0.1,顶层金属,0.03,0.04,0.05,多晶硅,15,20,30,硅,-,金属氧化物,2,3,6,扩散层,10,25,100,硅氧化物扩散,2,4,10,N,阱（或,P,阱）,1k,2k,5k,0.5-1.0,m,MOS,工艺中作为导电层的典型的薄层电阻阻值,单位,:/,口,薄层电阻端头和拐角修正,不同电阻条宽和端头形状的端头修正因子,薄层电阻温度系数,电阻温度系数,TC,是指温度每升高,1,时，阻值相对变化量：,在,SPICE,程序中,考虑温度系数时，电阻的计算公式修正为：,薄层电阻射频等效电路,芯片上的薄层电阻的射频双端口等效电路：,衬底电位与分布电容：,6.3,有源电阻,有源电阻是指采用晶体管进行适当的连接并使其工作在一定的状态，利用它的直流导通电阻和交流电阻作为电路中的电阻元件使用。,双极型晶体管和,MOS,晶体管可以担当有源电阻。,有源电阻,MOS,有源电阻及其,I-V,曲线,直流电阻：,交流电阻：,R,onV,GS=V,有源电阻,有源电阻的几种形式：,饱和区的,NMOS,有源电阻示意图：,4.1.2,电阻器,2,扩散电阻器,扩散电阻分别为用热扩散和离子注入层形成的电阻器，它是利用与集成电路兼容的扩散层构成的。例如采用双极集成电路发射区扩散和基区扩散层构成不同的电阻器，也可以直接利用外延层制作电阻器。图,4.4,为几种电阻器结构。,4.1.2,电阻器,从,(4.2),式可句，如果，越小，可以使方块电阻的阻值提高，这就是用沟道电阻,(,夹层电阻,),制作大胆值的电阻器的基本思想。沟道电阻是利用两层扩散层之间的沟道来形成电阻器。图,4.5,为基区沟道电阻与外延层沟道电阻器的制作原理与平面版图结构。,4.1.2,电阻器,从图中可知，沟道电阻的大小不仅依赖于本扩散层的电阻率，而且还依赖于两层扩散层之间的深度。由于扩散结深难以精确控制，故沟道电阻的阻值也不易精确控制。因此在选用电阻类型时，一定要注意电阻对电路特性的敏感程度。精度要求高的电阻不能用沟道电阻来实现。表,4.1,为常用的几种扩散方块电阻和沟道方块电阻的大小、制作精度及温度系数。表中 表示温度每升高一度时引起电阻值有百万分之一的变化。,4.1.2,电阻器,3,扩散电阻的功耗限制,扩散电阻也和其他电阻一样，有一个功耗限制问题，实验表明，对于,TO,或者扁平封装，在室温下，单位电阻面积所承受的最大功耗 为,这样就对电阻的最小条宽 和单位电阻条宽所允许的最大工作电流 有一个限制。因为单位电阻面积的功耗 为,用 代替 ，则得单位电阻条宽度的最大工作电流为,4.1.2,电阻器,可见，对于一定的封装形式，只于薄层电阻 有关，大时，小；小时，就大。知道了 值后，就可根据电路中电阻的工作电流来确定电阻条的最小宽度,表,4.2,给出了不同 所对应的 值。应当指出，在数字集成电路中，因为是脉冲工作，因而表,4.2,中给出的单位电阻条宽的最大工作电流尚有较大的余量。,4.1.2,电阻器,4,扩散电阻的最小条宽,通过上述分析可以看到，扩散电阻的最小条宽 受三种因素限制：由版图设计规则所决定的最小扩散宽度；由于工艺水平和扩散电阻精度要求所决定的最小扩散条宽；由电阻最大允许功耗所决定的最小扩散条宽 。显然，在设计时应取其中最大的一种。,4.1.3,集成电路中的电阻模型,由于集成电路中的电阻是由各扩散层形成的，所以除了电阻本身的特性之外，还有一些反偏的,PN,结特性这样会带来附加的电阻和电容，这些参数称为寄生参数。例如一个基本扩散电阻可以等效为图,4.6,的总体模型。图中的,N,端接电路的最高电位，其目的是防止电阻器的,PN,结正偏因而导致电阻器失效，,s,是衬底。由于基区,PN,结总是反偏的则可将图,(a),等效为图,(b),这样的三个反偏二极管结构，从而又得到图,(c),的等效模型。图,(c),是一个分布参数等效为集中参数的等效模型。,6.5,电 感,集总电感可以有下列两种形式：,单匝线圈,多匝螺旋型线圈,多匝直角型线圈,硅衬底上电感的射频双端口等效电路,：,传输线电感,单端口电感的另一种方法是使用长度,l,l/4,波长的短电传输线,(,微带或共面波导,),或使用长度在,l/4,l,l/2,范围内的开路传输线。,两种传输线类型的电感值计算 如下：,4.1.4,互连线,互连线是各种分立和集成电路的基本元件。有不少人对这一概念不甚明确。,互连线的版图设计是集成电路设计中的基本任务，在专门门阵列设计电路中甚至是唯一的任务。,互连 线,设计中应注意的事项,对于各种互连线设计，应该注意以下方面：,为减少信号或电源引起的损耗及减少芯片面积，连线尽量短。,为提高集成度，在传输电流非常微弱时,(,如,MOS,栅极,),，大多数互连线应以制造工艺提供的最小宽度来布线。,互连 线,设计中应注意的事项,在连接线传输大电流时，应估计其电流容量并保留足够裕量。,制造工艺提供的多层金属能有效地提高集成度。,在微波和毫米波范围，应注意互连线的趋肤效应和寄,生参数。,某些情况下，可有目的地利用互连线的寄生效应。,深亚微米阶段的互连线技术,CMOS,工艺发展到深亚微米阶段后，互连线的延迟已经超过逻辑门的延迟，成为时序分析的重要组成部分。,这时应采用链状,RC,网络、,RLC,网络或进一步采用传输线来模拟互连线。,互连线,为了保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约束和进行规整。,4.1.4,集成电路互连线,集成电路的互连分为两类：单片电路芯片上器件之间的互连以及电路芯片通过管座或类似的底座与系统的互连，后一种互连是通过引线键合工艺,(,第,3,章已叙述,),实现的。,芯片上器件之间的互连目前大量采用的还是金属铝薄膜。通常依靠蒸发的方式在硅片表面形成均匀的薄膜，在反刻引线工艺后形成集成电路互连线。铝互连线的电阻与其他参数的关系为,式中，为金属膜电阻率；,L,为互连线长度；,W,为宽度，,T,为厚度。其薄层电阻 。对于铝来说 ，,T,的典型值为,150nm,，所以其 。,4.1.4,集成电路互连线,若忽略边缘效应，金属连线与硅之间单位长度的电容约为,式中，为常数。若氧化层厚度为 ，,W,为,25um,其单位长度的电容为,0.0035PF/um,。单位长度的电感量可表示为,式中，为氧化层导磁率。同样若 ，,W,25um,，则 。高频时，若磁场向硅中贯穿，其“趋肤”深度为,式中，为硅的电导率；为频率。这样，互连线单位铝条的等效电阻所引起的功率损耗,式中。为磁场的横截向积；,I,为电流强度。大量实例说明：当器件的特征长度,(,如,MOS,沟道长度和双极基区宽度进入深亚微米,),小于,0.3um,，则电路互连的信号损失和信号延迟约占总延迟和损失的,75,以上。,4.2,双极集成电路器件和电路设计,4.2.1,双极晶体管的寄生参数,4.2.2,纵向结构设计,4.2.3,横向结构设计,4.2.4,按比例缩小原则,4.2.5,双极,NPN,晶体管及设计,4.2.6,双极集成电路版图设计,4.2.7,版图设计实例,4.2.1,双极晶体管的寄生参数,图,4.7,为单基极和单发射极条的,NPN,晶体管,纵向和横向,(,版图,),结构,。与集成晶体管有关的寄生效应分为有源的和无源的两大类。产生有源寄生效应的原因，,或是由于隔离的需要而增加了,PN,结；或是由于给定的隔离区中几个器件的靠近而构成不希望有的晶体管或二极管,。利用四层非线性模型能够分析这些效应。在衬底结和邻近,PN,结组成寄生晶体管的情形中，可将三维问题当作几个一维问题的组合来处理，而每个一维问题可用四层模厂型去分析。这种情形的一个例子。是横向晶体管，它将在本章的后面加以讨论。,PN,结的,耗尽层电容以及器件的电极接触,与有源区之间的电阻都会引起无源寄生效应，可以利用类似于处理扩散电阻器的技巧加以处理。,4.2.1,双极晶体管的寄生参数,假设发射区引线孔窗口尺寸宽度为 ，长度为 和最小套刻间距为 ，则：发射区窗口长度 ，宽度是 基区窗口长度 ，宽度 ，集电极引线孔长度 ，宽度 。,4.2.1,双极晶体管的寄生参数,1,集电区电阻,集成电路晶体管的集电极串联电阻 要比分立晶体管的大。的增大将影响晶体管的高频性能和开关性能。,尤其在数字电路中，的增大特使晶体管的饱和压降增大，输出低电平提高，所以，在数字电路中要特别注意降低 。,由于晶体管集电区本身形状很复杂，很难用一个简单的模型来模拟它，也很难用分析和计算方法得到精确的数值，因此通常采用近似方法来估算 的近似值，以便从中找出减小 的一些办法。,4.2.1,双极晶体管的寄生参数,为了估算方便，把集电极电流流经的区域分为五个部分，如图,4.7,所示 即为,是长方体电阻，为外延层电阻率，其阻值为,也是长方体电阻，其阻值为,4.2.1,双极晶体管的寄生参数,和 是埋层区拐角处的体电阻。在区域,，电流从垂直方向流进，水平方向流出。在区域,，电流从水平方向流进，垂直方向流出。它等效为电流是水平流向时薄层电阻的,1/3,，因此，区域,和,的电阻分别为,4.2.1,双极晶体管的寄生参数,区域,是梯形。电流从水平方向流进，水平方向流出，薄层电阻的宽度取两边的平均值，因而其阻值为,总电阻为,必须指出，在上面估算中，尚未计入隐埋层反扩散、氧化时外延层厚度减薄等方面的影响，如果计入这些影响，值还应小一些。,4.2.1,双极晶体管的寄生参数,由,(4.15),式可知，要降低 ，可采取如下措施：,采用低电阻率薄外延片，降低隐埋层薄层电阻。增大发射区、集电极引线孔的长度和面积，缩小发射区与集电极之间的距离等。,如选用双集电极结构，其 约为单集电极图形的一半，采用带有深 集电极接触的晶体管结构，可使 进一步减小，但这要增加一块掩模并在基区扩散前增加一次深 扩散。,4.2.1,双极晶体管的寄生参数,2,基区电阻,基极接触与发射区边缘之间,的基区电阻可用类似的方法处理。在这种情形中，电流路径的长度是 。而宽度是 ，则基区电阻为,式中，是基区扩散的薄层电阻。和 都不包括接触电阻。接触电阻与硅片表面的杂质浓度有关，其数值通常小于 和 。,4.2.1,双极晶体管的寄生参数,3,电容,我们利用计算扩散电阻器底面和侧壁寄生电容的方法来计算电容。,发射结电容为,集电结电容为,现在如果假设外延层厚度为 ，则基区扩散窗口与隔离扩散窗口的距离必须是 ，而衬底电容为,式中，分别为单位面积,be,面、,bc,面、,be,结侧壁电容和衬底电容。,晶体管寄生参数对器件特性有着一定的影响，是电路设计需要考虑的因素。,4.2.2,纵向结构设计,1,集电区材料的选择,集电区材料主要选择两个参数，,即：外延层掺杂浓度 和外延层厚度 。,对于数字电路，主要考虑集电区的外延层掺杂浓度,(,电阻率,),对晶体管集电极串联电阻 的影响,(,直接影响低电平最高电位,),；对模拟电路则主要考虑击穿电压的要求。,对于模拟电路面言，由于所加外加电压较高。因此，以考虑击穿电压为主，若假设集电结为单边突变结，则击穿电压 为,对于数字电路，首先根据电路原理，由低电平确定对 的要求，然后结合版图结构，由 确定外延层方块电阻的大小，再确定 。,外延层厚度 主要由集电结结深 、集电结最大耗尽层宽度 、衬底结杂质反扩散深度 决定，它可表示为,(4.21),式中 为余量，是为防止材料和扩散不均匀件设置的。同时，为提高器件二次击穿耐压量，往往也应增加一点外延层厚度。,4.2.2,纵向结构设计,2,基区宽度,Wb,的选择,晶体管的基区宽度是纵向结构中最重要的参数之一。基区宽度的下限,(,最小宽度,),由集电结击穿时伸入基区侧的集电结耗尽层宽度决定，即 ，为集电结击穿电压下，基区一侧的耗尽层宽度。对于基区宽度的上限,(,最大,),，根据不问晶体管的要求有以下原则：,(1),大功率管。由于宽基区晶体管结构不易引起电流集边效应，故可尽量采用宽基区结构；因此，可用大电流对 的影响确定 。,(2),对于高额晶体管和微波晶体管，和 是重要参数。显然 主要由 决定，且 越小，越高；但 越小，会增加，又会使 下降。因此，为了折中 和 ，必须在减小 的同时，采用多条基极结构，减小 。对于高频晶体管可用 的要求确定最大 。,(3),对于超晶体管可用基区输运系数 确定最大的 要求。,4.2.2,纵向结构设计,3,发射结结深和集电结结深的选择,集成双极晶体管的基区宽度 。由于扩散结深度存在不均匀性，当 选择后，发射结结深 的选择将受到一定的限制。越大，基区宽度不均匀现象越重。参数指标及其重复性下降。对于高频晶体管，可选择,0.5-1um,，对于微波晶体管，可选择,0.2-0.3um,。,对于低频功率晶体管，可适当选择大一些，这样器件参数的重复性较好。,一般的双极集成电路 ，。,4.2.2,纵向结构设计,4,基区和发射区表面掺杂浓度的选择,基区和发射区的杂质浓度及其分布情况主要影响晶体管发射效率、基极电阻和晶体管电流特性。,为保证发射效率，要求发射区表面浓度应比基区表面浓度高两个数量级以上。但苦发射区表面浓度太高又会引起禁带的 变窄，应同时注意这两方面的影响。例如：扩散工艺的发射区表面浓度为 ，基区表面浓度为 。,4.2.3,横向结构设计,横向结构设计的任务就是由器件参数指标要求，选择管芯的平面几何图形及其有关尺寸。管芯的平面几何图形是由光刻决定的，所以横向结构设计就是光刻版的图形结构设计。,同时考虑晶体管高频增益和功率特性，有,式中，为高频功率增益；为发射极周长与基区面积之比，称为图形优值。越大意味着功率特性越好，同时集电极电容较小；为集电结耗尽层宽度；为发射结面积，为常数。,4.2.3,横向结构设计,1,发射极有效周长的选择,发射极有效周长主要考虑大电流时，电流集边效应对参数的影响，同时应考虑光刻精度影响,(,尤其对小功率管,),。实验证明，发射极最大电流 与发射极有效周长 的关系为,对需用大电流的晶体管，可依靠增加 来避免下降。对于模拟电路 选择为,0.04-0.16mA/um,；对于数字电路，由于 对电路的影响不大，故 可选为,0.16-0.4mA/um,。例如：双极模拟电路要求 。取 ，则要求 等于,100um,。当然，由,(4.9),式，也与 有关，增大 ，将减小。,4.2.3,横向结构设计,2,版图设计规则,版图设计规则主要规定了掩模版各层几何图形的宽度、间隔、重叠和两个独立的层间距离等的最小允许值。,有两种常用规则设计方式：微米设计规则和 设计规则。,4.2.4,按比例缩小原则,目前，按比例缩小在,MOS,电路中应用较成熟，双极电路虽有一定规律，但不如,M05,电路规范。因此，我们仅介绍,MOS,电路的按比例缩小原则,(,实质是按比例缩小规律,),。,MOS,的按比例缩小原则是指器件的横向版图尺寸缩小 ，纵向尺寸缩小后的各种器件和电路性能的变化。目前，有三种按比例缩小原则，即：恒定电场按比例缩小原则,(,简称,CE,原则,),；恒定电压按比例缩小原则,(,简称,CV,原则,),和准恒定电压按比例缩小原则,(,简称,QCV,原则,),。经过理论分析可以得到，,CE,原则的按比例缩小规律如表,4.3,所示。,4.2.4,按比例缩小原则,4.2.5,双极,NPN,晶体管及设计,1,纵向,PNP,管（衬底,PNP,管,),纵向,PNP,管的结构如图,4.9,所示。,PNP,管的发射区是利用,NPN,管的基区兼容而成的，基区就是原来的外延层，集电区为集成电路的衬底,(P,型,),，故又称为衬底,PNP,管。由于其基区宽度为外延层厚度减,NPN,集电结深度，通常基区宽度较大。因此，它的直流和交流特性不如,NPN,晶体管。纵向,PNP,管的各类特性计算方法与,NPN,管相同，纵向,PNP,管虽然制造简单，但使用时集电极必须接电路的最低电位。,4.2.5,双极,NPN,晶体管及设计,2,横向,PNP,管,横向,PNP,管为集成电路中使用最为广泛的,NPN,管，其特点是不要求集电极接最低电位点，使用灵活方便，在模拟电路中广泛用于恒流源、有源负载电路和与,NPN,管一起形成各类互补结构。横向,NPN,管结构如图,4.10,所示。它的发射区和集电区都利用,NPN,管基区扩散兼容而成的。,4.2.6,双极集成电路版图设计,前面介绍了双极集成电路中无源和有源器件的分析和设计方法，如果版图设计规则采用微米设计规则，在此基础上结出双极集成电路设计方法。双极集成电路设计方法和主要原则如下。,(a),双极型晶体管有各种各样的结构，如果电流很大，就要求努力通过不同结构使电流均匀分布。这些结构包括将一个集电极、基极和发射极分为多个电极，但这些电极必须用金属电极连接在一起，且集电极引线孔处要加扩散，以保证金属引线与集电极形成欧姆接触，只有一个共同的隐埋层。图,4.11,为多极,NPN,管结构图。,4.2.6,双极集成电路版图设计,(b),隔离墙可以公用。隔离墙应接电路的最低电位，其宽度应大于,10um,。,(c),集电极连在一起的晶体管可以共用一个隔离阱，但必须用大隐埋层使集电区共用。没有连接关系的晶体管不能放在同一阱内。因,4.12,为集电极连接的两个,NPN,管版图结构。,(d),可以增加集电极和基极间的距离，以便在布线时允许金属线穿过晶体管。不允许金属线在发射极和基极间穿过，否则 或其他特性都将受影响。,4.2.6,双极集成电路版图设计,(e),如果要求两晶体管参数一致，则晶体管除设计尺寸和结构相同外，应采用同一版图取向。,(f),金属线可以横跨电阻。,(g),如果要求电阻精度高，则电阻两端头应放在两非对称方向，对称方向受套刻误差影响最大,(,如图,4.13,所示,),。,(h),所有电阻可放在同一阱内，用同一隐埋层；也可根据需要用多个阱放置电阻。为了消除寄生效应，阱内要加扩 区,(,发射区扩散,),，并接最高电位。,4.2.6,双极集成电路版图设计,(i),如不考虑寄生效应，电阻与晶体管可放置在同一阱中。,(j),可以用发射区 扩散电阻作为连线（磷桥），要求其宽度大于,10um,。,(k),电阻若出现拐角设计，拐角的等效方数为,0.59,。,(l),金属覆盖应该大于接触孔，一般应超过,1-2um,。,(m),压焊点应放置在芯片的四周，每个压焊点边长应为,80 um,以上，压焊点之间间距应大于,50 um,，压焊点至内部金属连线的最短距离应大于,25 um,。,有了以上,13,条规则，可在电路图、初始分布和连线图基础上进行全定制版图设计。,4.2.7,版图设计实例,图,4.14,为,8,输入端,6,管双极,TTL,电路。综合版图设计方法和规则，其具的设计步骤如下：,1,确定工艺条件,(a),利用,P,型硅衬底；电阻率 。,(b),埋层锑扩散：方块电阻 。,(c),外延层,N,型：电阻率 ，厚度为,7-9um,。,(d),采用,PN,结隔离。,(e),基区硼扩散：方块电阻 ，结深,2.5-3um,。,(f),发射区磷扩散：控制 在,20,以上。,4.2.7,版图设计实例,4.2.7,版图设计实例,2,图形尺寸确定,表,4.5,给出了版图设计的微米规则。版图应按照尺寸的要求设计。,4.2.7,版图设计实例,3,确定元器件尺寸,根据电路结构以及对元器件的要求，确定构成版图的元器件尺寸,(a),晶体管电流的计算确定各晶体管的尺寸。,(b),电阻图形的设计。,(c),输入箝位二极管的图形结构设计。,4.2.7,版图设计实例,4,画出布局草图,根据电路结构、元器件的尺寸以及管脚的排列画出元件布局草图，如图,4.16,所示图中虚线表示隔离区边界线。,4.2.7,版图设计实例,5,绘制总图,该,TTL,电路的总图如图,4.17,所示，元器件的具体形状和大小都己明确表示出来。有关模拟电路的设计过程也与上述相同。,4.3MOS,集成器件和电路设计,目前，在,MOS,集成电路中，逻辑电路占绝大部分。由于,MOS,器件在数字电路中特点突出，在,LSI,和,VLSI,中，,MOS,集成电路的地位是非常显著的。本书论述,MOS,集成电路的设计方法和原则。,4.3.1,硅栅,CMOS,器件,CMOS,是互补,MOS,器件的简称，它是由,NMOS,和,PMOS,管构成基本单元电路，该电路的最大优点是功耗低。,CMOS,反相器电路和结构如图,4.18,所尔，其工艺已在第,3,章介绍。图,4.19,给出了,N,阱硅栅,CMOS,工艺和版图的流程对照，它共需要七块光刻掩模版，分别为：,N,阱扩散或注入,(,图,4.19(a),、光刻有源区,(,图,4.19(b),、多品硅图形光刻,(,图,4.19(c),、源漏区扩散,(,图,4.19(d),、扩散或离子注入,(,图,4.19(e),、引线孔光刻,(,图,4.19(f),和铝引线光刻,(,图,4.19(8),。有时，常常征外引线上加盖一层钝化膜对器件起保护作用，这时还需要一块掩模版进行压焊点光刻,(,仅仅将压焊点刻蚀出来,),。,4.3.1,硅栅,CMOS,器件,4.3.1,硅栅,CMOS,器件,4.3.1,硅栅,CMOS,器件,4.3.1,硅栅,CMOS,器件,4.3.2,寄生电阻,MOS,集成电路中的寄生电阻主要来自两个方面：一个是掺杂区的体电阻和引线孔接触电阻；另一个是各种引线的体电阻。这些寄生电阻影响了集成电路的正常性能指标，所以在版图设计时要加以考虑。尤其在高速,VLSI,设计中，引线的寄生电阻和寄生电容已经成为不可忽略的因素。,在硅栅,MOS,电路中，要用到铝线、多晶硅连线和扩散连线三重布线，它们的主要性质列于表,4.8,，可见，铝线电流容量最大，电阻最小，因此在电路的互相连接上尽可能采用铝线，特别是电源线和地线。电源线 和 采用水平铝线，尽量不交叉，如必须交叉时需用短而粗的多品硅线。各类互连线引起寄生电容也列于表,4.8,中,(,设宽度均为,10 um),。扩散条连线由于其电容较大，漏电流也较大，所以尽量少用，当必须采用时，扩散条只能用于短连线。,4.3.2,寄生电阻,4.3.3,寄生电容,寄生电容会影响,MOS,系统的开关速度，这些寄生电容来自与,MOS,管相关联的电容以及金屑、多晶、和扩散电阻等形成的互连线的寄生电容，一个,CMOS,逻辑门的输出端总的负载电容包括：,(a),栅电容：接到输出端的后级各个输入门的栅极上。,(b),扩散电容：接到输出端的漏极。,(c),布线电容：输出和其他输入之间的互连线。,了解分布性负载电容的来源及变化规律，对设计无疑是必要的。,4.3.4,版图设计实例,1,版图设计步骤,(1),确定最小单元电路,根据所设计电路的特点，将最小的单元电路确定下来，例如：以,CMOS,为结构的大规模电路，最小单元电路可以是,CMOS,倒相器，也可以是门电路甚至最小单元可以是以门电路构成的存储器。所谓最小单元就是构成该电路的基本重复单元。当然有时在电路设计时，最小基本单元可确定为多个，而且多个基本单元的规模和形式也可以完全不同。,(2),选择图形尺寸,选择图形尺寸主要考虑两方面的限制，即,MOS,的工艺水平和电学特性限制。工艺限制包括：制版精度、光刻精度、扩散水平等等；电学限制为：源揭穿通击穿电压、铝线的最大电流密度、,PN,结耗尽区反偏时的扩展以及寄生电容等等引起的最小尺寸限制，从而确定设计规则的选择。,4.3.4,版图设计实例,(3),画出版图草图,(4),依照尺寸比例绘制正式图,(5),按规则检查版图,需要提出的是：版图绘制成以后，要严格、反复检查，在运用,ICCAD,软件设计时应进行,DRC,、,ERC,和版图参数提取后的仿真，才能正式制版。另外在所设计的电路版图之外应该加上一些供测试用的样管、样阻和对版标记等，以便将来电路生产出来以后，用这些样管进行测试，检查经过生产工艺以后，器件特性是否满足设计指标。,4.3.4,版图设计实例,2,版图设计实例,用,CMOS,电路分别实现二输入或非门和二输入与非门，其电路图分别如图,4.21(a),、,(b),所示。由电路图可以看出，二输入与非门：两个,N,管为串联，两个,P,管为并联，二输入或非门：两个,P,管为串联，两个,N,管为并联。假设电路开关特性要求对称，即：上升时间 等于下降时间 ，则版图结构是不对称的。通常称为有比例的版图设计。,4.3.4,版图设计实例,对于并联的,MOS,管，其等效导电因子 等于单个,MOS,管的导电因子，这是因为并联,MOS,管的最坏情况时一个,MOS,管导通，这时常数 最大，对于串联,MOS,管，其等效因子 等于单个,MOS,管的导电因子的 （为串联,MOS,管的个数）。所以，对于串联、并联,MOS,管支路，在版图设计时，可以把它等效成一个反相器来确定沟道的宽长比。若 则 ，一般来说，在同一工艺下：。,4.3.4,版图设计实例,对于,NAND2,：,若：,则,对于,NOR2,：,若：,则,根据以上的计算，按照设计规则，,CMOS,二输入与非门和二输入或非门的版图示意图分别为图,4.22,（,a,）、（,b,）和,4.23,（,a,）、（,b,）所示。其中图（,b,）的版图面积比图（,a,）的版图面积更为紧凑。,4.3.4,版图设计实例,4.4,双极和,MOS,集成电路比较,对于所要完成的电路性能，是采用双极还是采用,MOS,集成电路来实现，需要根据工序的多少、互连线的难易、集成度的大小以及电路的工作频率和功耗等方面的要求和需要来定。在这一节中，我们将双极与,MOS,电路进行比较。,4.4.1,制造工艺,在制造,MOS,晶体管时，因为源和漏可以同时扩散，因此只需要扩散一就可以了，在制作双极集成电路时，必须扩散隐埋层、隔离结、基区和发射区，故扩散工序至少四次。在每一次扩散中必须使用扩散掩模、氧化、光刻以及抗触剂的涂覆与去除。所以制造所需要的工序和时间。双极要比,MOS,集成电路多多。,集成电路成品率与制造工序和高温次数成反比。制造工序多，硅片上引入的缺陷也多，若缺陷密度为,D,，电路面积为,A,，则集成电路成品率与两者关系为：,4.4.2,互连,在集成电路中，互连线所占面积对整个芯片面积来讲是相当可观的。面,MOS,的互连线面积与双极相比要小得多。又因为,MOS,电路的输出阻抗高，与双极电路相比，可以在较低的电流下工作，因而它的互连线宽度可以比双极电路窄，芯片面积可以减小。另外，采用硅栅的,MOS,电路，掺杂多晶硅仍能部分地作为互连线，为电路的布局和布线创造了有利的条件。,(a),对于双极晶体管而言，一般要采用,PN,结隔离，芯片面积围需要元器件隔离面增加。面,MOS,晶体管备端点总是靠反向偏置的,PN,结工作，因此无需隔离。因而一般双极电路的集成度比,M,贴电路低得多。一般一个,MOS,晶体管的面积仅为双极晶体管的,1,4,左右。漏和源的扩散层还可以用作多层布线，故,MOS,比双极集成度高。同时由于可用,MOS,电路扩散层作引线，,MOS,电路的接触孔也比双极小，所以,MOS,电路的可靠性也得到提高。,(b),双极电路中的,I2L,为目前集成度最高的电路，一般即使采用最小尺寸为,7um,的工艺，仍有,200,门,mm2,高集成度，并且最小延迟时间为,30 ns,，每门电流范围为,0.11.0mA,，因此是双极电路中员有前途的集成电路。,4.4.3,性能比较,对于跨导 双极晶体管跨导与工作电流成比例面与器件尺寸无关。而对,MOS,晶体管来讲，取决于尺寸和迁移率。另外，因为漏与衬底之间有输出电容，因而开关速度不能提高。又因 较小，所以,MOS,不宜用在过高速度和过大电流的场合。至今为止，,MOs,晶体管在速度的提高和功率的增大方面还有待于进一步发展。,基于以上原因，双极和,MOS,的兼容工艺和技术逐步成熟，例如,BiMOS(BiCMOS),电路是将双极和,MOS,电路共同集成在同一芯片上的结构。这可取两者长处，使电路达到最佳性能。,