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26 十月 2024第六章 时序逻辑电路1第三节 时序电路的设计 一、同步时序电路的设计(1)作原始状态转移表或原始状态转移图；(2)化简原始状态转移表；1.设计步骤2.设计举例(3)状态编码（状态分配）；(4)选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的 激励函数和电路的输出函数。26 十月 2024第六章 时序逻辑电路2第三节 时序电路的设计 一、同步时序电路的设计 1.设计步骤(1)根据要求，建立原始状态转移表或原始状态转移图；输入/出变量个数；状态间的转换关系（输入条件、输出要求）状态个数；26 十月 2024第六章 时序逻辑电路3(4)选定触发器类型并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数(方法：列卡诺图进行化简)；(6)作逻辑电路图。(2)化简原始状态转移表（状态简化或状态合并）；(3)进行状态编码（也称状态分配）；(5)自启动性检查；26 十月 2024第六章 时序逻辑电路42.设计举例(1)作原始状态转移表或原始状态转移图 例6.3.1 1001序列检测器的功能是每当检测到有序列码1001输入时，输出为“1”，其余情况下输出均为“0”。试建立该检测器的原始状态转移图和原始状态转移表。26 十月 2024第六章 时序逻辑电路5解：输入变量为X、输出变量为Z；检测器XCPZ图 6.3.1 例6.3.1的示意图初态（没有序列信号输入时电路的状态）为S0,若X恰为1001，则状态转移图如图6.3.2所示。状态个数的确定；26 十月 2024第六章 时序逻辑电路6 状态间的转换关系S S0 01/00/01/10/0图 6.3.2 例6.3.1的状态转移图1001001S S1 1记忆电路中输入了一个“1”；S S3 3记忆电路中输入了“100”。S S2 2记忆电路中输入了“10”；S S1 11S S2 210S S3 310026 十月 2024第六章 时序逻辑电路7S S2 2S S3 3S S1 1S S0 01/00/01/10/0图 6.3.3 例6.3.1的原始状态转移图0/01/01/00/0111011000由于X是个随机信号所以原始状态转移图，如图6.3.3 所示。X/Z26 十月 2024第六章 时序逻辑电路8S(t)N(t)/Z(t)X=0X=1S0S0/0S1/0S1S2/0S1/0S2S3/0S1/0S3S0/0S1/1表 6.3.1 图6.3.3的原始状态转移表26 十月 2024第六章 时序逻辑电路9(2)化简原始状态转移表 原始状态转移表 a.完全描述的原始状态转移表；b.非完全描述的原始状态转移表；26 十月 2024第六章 时序逻辑电路10从时序电路外部来看，只有输入X和输出Z，若分别以状态A和B为起始状态，在同一个可能出现的输入序列由X端输入）的作用下，产生的输出序列（由Z端输出）相同。则称A和B等价。记作 AB。等价状态对等价状态对两状态等价须同时满足同时满足两大条件：1.1.输入相同、输出也相同输入相同、输出也相同；2.2.在同一输入情况下，两状态的在同一输入情况下，两状态的次态相同次态相同、仍仍为原态为原态或或原状态的交错。原状态的交错。26 十月 2024第六章 时序逻辑电路11例6.3.2 化简原始状态转移表6.3.2。S(t)N(t)/Z(t)X=0X=1AC/1B/0BC/1E/0CB/1E/0DD/1B/1ED/1B/1表 6.3.2 例6.3.2的原始状态转移表26 十月 2024第六章 时序逻辑电路12进行顺序比较，作隐含表解：作状态对图ABCDEDCBBEABCDEDCBBEBC 图 6.3.4(a)(b)26 十月 2024第六章 时序逻辑电路13进行关联比较BEABCDEDCBBEBC 图 6.3.4(c)ADADADADBECCCF26 十月 2024第六章 时序逻辑电路14作最简状态转移表a.列出所有的等价对等价对。b.列出最大等价类最大等价类。c.进行状态合并，并列出最简状态表。BC、DEA、BC、DE将BC合并为状态b，DE合并为d，A用a表示。26 十月 2024第六章 时序逻辑电路15S(t)N(t)/Z(t)X=0X=1ab/1b/0bb/1d/0dd/1b/1表 63.5 例6.3.2的最简状态转移表26 十月 2024第六章 时序逻辑电路16S(t)N(t)X=0X=1ACBC10011000X=1X=0Q2n+1Q1n+1Q2nQ1nQ2n+1111010110100XQ2nQ1n在X的某种输入下具有相同次态的现态(3)状态编码（状态分配）相邻法 26 十月 2024第六章 时序逻辑电路17同一现态在相邻输入下的不同次态S(t)N(t)X=0X=1ABC100100X=1X=0Q2n+1Q1n+1Q2nQ1nQ1n+1011010110100XQ2nQ1n26 十月 2024第六章 时序逻辑电路18在X的所有输入下，都具有相同输出的现态S(t)ZX0X=1A01B01Z101010X1010110100Q2nQ1n10011000X=1X=0ZQ2nQ1n26 十月 2024第六章 时序逻辑电路19例6.3.3 对表6.3.6进行状态编码。S(t)N(t)/Z(t)X=0X=1AA/0B/0BA/0C/0CA/0D/0DA/0D/1表 6.3.6 例6.3.3的状态转移表26 十月 2024第六章 时序逻辑电路20解：由状态数M确定代码位数n 按优先级别确定应相邻的状态a.X=0时具有相同次态的现态为：AB、AC、AD、BC、BD、CD X=1时具有相同次态的现态为：CD所以，n=2。26 十月 2024第六章 时序逻辑电路21b.同一现态在相邻输入下的不同次态为：AB、AC、AD、ADc.在所有输入下都具有相同输出的现态：AB、AC、BCCD、AD、AB或AC、其它编码时应相邻的状态，按优先级别从高到低依次为：状态编码26 十月 2024第六章 时序逻辑电路22DA0B0C11Q2Q1图 6.3.5 状态编码卡诺图26 十月 2024第六章 时序逻辑电路23作二进制状态转移表 S(t)N(t)/Z(t)X=0X=10000/001/00100/011/01100/010/01000/010/1表 6.3.7 例6.3.3的二进制状态转移表26 十月 2024第六章 时序逻辑电路24(4)选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数例 6.3.4 设二进制状态转移表如表6.3.8所示，试设计实现该表功能的同步时序电路。解：根据二进制状态转移表和触发器的激励表列出所要设计的同步时序电路的综合表。26 十月 2024第六章 时序逻辑电路25表 6.3.8 例6.3.4的二进制状态转移表010Q2 Q101/000/0101/100/0010/000/00X=1X=0Q2 Q1 /Znnn+1n+126 十月 2024第六章 时序逻辑电路26 表 6.3.9 例6.3.4的选用DFF和JKFF时的综合表26 十月 2024第六章 时序逻辑电路27D2=X Q2nQ1nD1=X Q2n+X Q1nZ=X Q1n0011000010110100XQ2Q1D2 n n 1101000010110100XQ2Q1D1 n n 0101000010110100XQ2Q1Zn n 26 十月 2024第六章 时序逻辑电路2801100010110100XQ2Q1J2 n n 111010110100XQ2Q1K2 n n 10100010110100XQ2Q1J1 n n 011010110100XQ2Q1K1 n n 26 十月 2024第六章 时序逻辑电路29选用JKFF时，所设计的电路如图6.3.7所示。J2=X Q1nK2=1 J1=X K1=X；Q2n26 十月 2024第六章 时序逻辑电路30图6.3.7 例6.3.4的逻辑电路26 十月 2024第六章 时序逻辑电路31作业题6.26.3 (1)