彩灯控制器eda课程设计.doc

课程设计说明书
目 录
1.引言 3
2. EDA技术 5
2.1 EDA技术介绍 5
2.2硬件描述语言 5
3 Quartus II介绍 8
3.1 Quartus II软件介绍 8
3.2 Quartus II软件界面介绍 9
3.2.1 代码输入界面 9
3.2.2 编译界面 9
3.2.3 波形仿真界面 10
4 系统设计 12
4.1 设计过程 12
4.1.1 设计内容及要求 12
4.1.2 输入与输出说明 12
4.1.3 设计过程思路分析 12
4.2 程序分析及仿真 13
4.2.1花型控制电路模块 13
4.2.2 显示电路模块 14
4.2.3 发声电路模块 17
4.3 程序仿真图 17
5 下载 19
5.1 芯片选定 19
5.2引脚设定 19
5.3 程序下载 20
5.4 结果显示 20
6 设计总结 22
参考文献 23
附录：源代码程序 24

1.引言
伴随着计算机、集成电路和电子设计技术的发展，当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换代。它由早起的电子管、晶体管、小中规模集成电路发展到超大规模集成电路以及许多具有特定功能的专用集成电路。EDA技术在过去的几十年里取得了巨大的进步。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件便可完成对系统硬件功能的实现。如今，EDA软件工具已经成为电子信息类产品的支柱产业。从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的计算机模拟仿真、产品调试，而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。可以说电子EDA技术已经成为电子工业领域不可缺少的技术支持。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点。因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
而EDA技术就是以微电子技术为物理层面，现代电子设计为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言 。
自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。利用VHDL语言设计彩灯控制器设计，使其实现彩灯控制器变形，发声等功能，突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。此程序通过下载到特定芯片后，可应用于实际的控制器系统中。
本文基于FPGA开发系统，在QuartusII 7.2软件平台上，完成了自动售货机控制器的设计和与仿真，并下载到试验箱进行硬件实现。首先，本文介绍了QuartusII 7.2软件的基本使用方法和VHDL硬件描述语言的特点，采用VHDL 硬件描述语言描述自动售货机控制器，完成对电路的功能仿真；在设计过程中，重点探讨了彩灯控制器设计的设计思路和功能模块划分；然后，初步探讨了电路逻辑综合的原理，该软件对彩灯控制器设计电路进行了逻辑综合；最后，使用EDA实验开发系统进行电路的下载和验证，验证结果表明设计的彩灯控制器设计完成了预期的功能。

2. EDA技术
2.1 EDA技术介绍
EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Ddscription Langurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。
2.2硬件描述语言
硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、Verilog HDL、ABEL、AHDL、System Verilog和SystemC。其中VHDL、Verilog和现在的EDA设计中使用最多，并且我们学习的是VHDL的编程方法和实用技术。 VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language,由IEEE（The Institute of Electrical and Electronics Engineets）进一步发展，并在1987年作为“IEEE标准1076”公布。从此VHDL成为硬件描述语言的业界标准之一。VHDL技术与传统的数字电子系统或IC设计相比之下有很大的优势，主要表现在： 第一， VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建 模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。 第二， VHDL具有也具体硬件电路武官和与设计平台无关的特性，并且具有良好的电 路行为描述和系统描述的能力，并在语言易读性和层次化，结构化设计方面，表现了强大的生命力和应用潜力。
当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言 。
自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
传统的硬件电路设计方法是采用自下而上的设计方法，即根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。采用传统方法设计数字系统，特别是当电路系统非常庞大时，设计者必须具备较好的设计经验，而且繁杂多样的原理图的阅读和修改也给设计者带来诸多的不便。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发周期，各ASIC研制和生产厂家相继开发了具有自己特色的电路硬件描述语言(Hardware Description Language，简称HDL)。但这些硬件描述语言差异很大，各自只能在自己的特定设计环境中使用，这给设计者之间的相互交流带来了极大的困难。因此，开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环境已势在必行。于是，美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC(Very High Speed Integrated Circuit) Hardware Description Language，简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门电路，最后用PLD实现其功能。
VHDL是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件语言的功能，整个自顶向下或由下向上的电路设计过程都可以用VHDL来完成。VHDL还具有以下优点：
1.VHDL的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。
2.VHDL可以用简洁明确的代码描述来进行复杂控制逻辑设计，灵活且方便而且也便于设计结果的交流、保存和重用。
3.VHDL的设计不依赖于特定的器件，方便了工艺的转换。
4.VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。
关于VHDL语言，最后需要说明的是：与常规的顺序执行的计算机程序不同，VHDL从根本上讲是并发执行的。因此，，我们通常称之为代码，而不是程序。在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。
VHDL语言具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长，不会因工艺变化而使描述过时。因为VHDL的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。

3 Quartus II介绍
3.1 Quartus II软件介绍
Quartus II 是Altera公司单芯片可编程系统(SOPC)设计的综合性环境,也是适合SOPC的最全面的设计环境。拥有现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)设计的所有解决方案。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台，该平台支持一个工作组环境下的设计要求，其中包括支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II也支持第三方的仿真工具，对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。Quartus II还支持层次化设计，可以在一个新的编辑环境中对使用不同输入设计方式完成的模块进行调用，从而解决了原理图与HDL混合输入设计的问题，并且在输入之后，Quartus II的编译器将给出设计输入的错误报告。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera 公司的Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
3.2 Quartus II软件界面介绍
3.2.1 代码输入界面
新建一个工程，选择File→New Project Wizard，在出现的对话框中输入工作路径和工程名称(应与实体名称相同)，新建完工程后,选择File→New→VHDL File，然后新出现的空白窗口中输入代码，代码输入界面如图3-1所示：

图3-1 代码输入界面
3.2.2 编译界面
代码输入完毕后，选择Processing→Start Compilation或直接单击 (Start Compilation)进行编译，编译界面如图3-2所示：

图3-2 编译界面
3.2.3 波形仿真界面
编译没有错误后,选择File→New→Vector Waveform File，自己设置输入的值,设置好后单击 进行波形仿真，仿真前界面如图3-3所示：

图3-3波形仿真前界面
仿真后界面如图3-4所示：

3-4波形仿真后界面

4 系统设计
4.1 设计过程
4.1.1 设计内容及要求
1.设计内容：
（1）设计一个彩灯控制器，使8个彩灯（发光二极管）能连续发出六种种以上不同的花型，花型自拟（全亮，全灭除外），每种花型持续的时间为10秒钟。
(2)使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。
(3)每种花型显示时对应发出不用的声音
(4)系统要有整体复位信号
2.设计要求：
（1）根据任务要求确定电路各功能模块；
（2）写出设计程序；
（3）给出时序仿真结果；
（4）实现硬件调试；
4.1.2 输入与输出说明
1.输入：
rst,clk，clker分别为彩灯控制器的整体复位，时钟脉冲发生以及发声器分频时钟脉冲；
2.输出：
x表示彩灯控制器六种种以上不同的花型,y表示每种花型持续的时间（10秒钟）,M表示数码管显示的当前的花型序号（分别为A、B、C，D，E，F）,Z为每种花型显示时对应发出不用的声音。
4.1.3 设计过程思路分析
如图4.1整个系统有需要三个输入信号，分别为彩灯控制器的整体复位，计时时钟脉冲以及发声器分频时钟脉冲,输出信号要能表示彩灯控制器六种种以上不同的花型，表示每种花型持续的时间（10秒钟）和花型序号以及每种花型对应发出不用的声音。系统框图如下:主要模块组成：花型控制模块和显示电路模块以及蜂鸣器发声模块。时序电路是根据时钟脉冲信号的设置得到相应的输出信号，并将此信号作为花型控制模块和显示电路时钟信号。显示电路输入时钟信号的周期，有规律的输出设定的六种彩灯变化类型以及数码管显示花型序号和持续时间。时序电路是根据另一时钟脉冲信号的设置得到相应的输出信号，并将此信号作为发声模块的时钟信号的输入时钟信号的周期，进行有规律的输出设定蜂鸣器对应花型变化发出的各种声音。该程序采用层次设计法，顶层采用原理图设计，底层采用VHDL 设计。以下是它的方框图。底层分为三个子电路模块，分别是时序控制电路模块和显示电路模块以及蜂鸣器发声模块。

图 4.1 模块组成
4.2 程序分析及仿真
4.2.1花型控制电路模块
花型控制电路模块是8 路彩灯电路的核心部分。它主控着8 路彩灯的花型种类。模块主要采用状态机如图4.2来实现，用状态机来设计灵活性很强。按设计要求要实现六种花型01100110、010000010、1000001、00011000、00100100、11100111，用S0、S1、S2、S3、S4、S5 来表示6 种循环，以1表示灯亮，以0表示灯灭状态的状态。仿真图如图4.2:

图 4.2 状态转换图

a7:process(pr_state)
begin
case pr_state is
when a=>
x<="01100110";
nx_state<=b;
when b=>
x<="01000010";
nx_state<=c;
when c=>
x<="1000001";
z<=clk2;
when d=>
x<="00011000";
nx_state<=e;
when e=>
x<="00100100";
nx_state<=f;
when f=>
x<="11100111";
nx_state<=a;
end case;
end process;

图 4.3 花型控制电路模块仿真
4.2.2 显示电路模块
显示电路模块的要求是使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。花型控制电路模块采用状态机实现，在状态机的时序逻辑电路部分已经采用计数器计时的方法直到计数器计时达到时才进入下一个状态，如下为状态机时序逻辑电路程序：
process(clk,rst)
variable count:integer range 0 to 10;
begin
if (rst='1') then
pr_state<=a;
count:=0;
elsif(clk'event and clk='1') then
count:=count+1;
if (count=10) then
pr_state<=nx_state;
count:=0;
end if;
end if;
y<=count;
end process;
为用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间，只需要将显示当前的花型序号程序二进制代码以及该花型的显示的时间的二进制代码添加到状态中即可，程序如下：
a7:process(pr_state)
begin
case pr_state is
when a=>
x<="01100110";
m<="1110111";
nx_state<=b;
z<=clker;
when b=>
x<="01000010";
m<="1111100";
nx_state<=c;
z<=clk1;
when c=>
x<="1000001";
m<="0111001";
nx_state<=d;
z<=clk2;
when d=>
x<="00011000";
m<="1011110";
nx_state<=e;
z<=clk3;
when e=>
x<="00100100";
m<="1111001";
nx_state<=f;
z<=clk4;
when f=>
x<="11100111";
m<="1110001";
nx_state<=a;
z<=clk5;
end case;
end process
;
仿真图如下：

图4.4 显示电路模块
4.2.3 发声电路模块
发生电路采用蜂鸣器，而蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、电话机、定时器等电子产品中作发声器件，它分为有源蜂鸣器和无源蜂鸣器两种，有源蜂鸣器直接接上额定电源就可连续发声，而无源蜂鸣器工作需要加入其理想信号方波，该课程设计采用无源蜂鸣器。对于每种花型显示时对应发出不用的声音，这里就需要对其中输入的时钟信号进行分频，改变temp的值能产生出不同频率的声音。在程序中添加不同的进程（process），来产生不同频率的方波。程序如下：
a1:process(clker)
variable temp1:integer range 0 to 15;
begin
if clker'event and clker='1'then
temp1:=temp1+1;
if temp1=2 then
clk1<=not clk1;
temp1:=0;
end if;
end if;
end process;
发声电路模块输出信号z同样可以反映在状态机的组合逻辑电路中，程序4.2.1中的组合逻辑电路

图4.5 发声电路模块
4.3 程序仿真图
综合以上各模块程序仿真图如下：

图4.6 程序仿真图

5 下载
5.1 芯片选定
选择Assignments→devives然后选择芯片,芯片设定界面如图5-1所示：

图5.1 芯片选定
5.2引脚设定
选择Assignments→Pins然后设定引脚,引脚设定界面如图5-2所示：

图5.2 引脚设定

5.3 程序下载
引脚设定好后，将下载盒子插到USB接口，点击 ，选择Hardward和start当下载到100%时,就可以通过试验箱进行验证,下载验证如图5-3所示：

图5.3 程序下载
5.4 结果显示
程序下载到实验板上完成后，程序运行结果在实验板上得到实现，八个LED发光二极管变换产生六种不同的花型样式，七段译码管显示与之对应的变换的花型序号A,B,C,D,E,F，同时LED译码管也开始计时，到达10秒后变换到下一个花型，蜂鸣器也对应不同花型发出不同的声音，程序运行结果显示正确。如下图：

图 5.4 实验板

6 设计总结
通过这次课程设计对ＥＤＡ技术有了更进一步的熟悉，VHDL 语言和Ｃ语言等其他语言还是有很大的区别。VHDL是EDA技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。在实际操作中发现设计和课本上的知识有很大联系，但又高于课本，一个简单的原理要把它应用以及和其他功能综合起来就有些困难。通过设计也巩固了我们的书本知识以及通过借阅书籍和上网查找资料，也丰富了自己对ＥＤＡ的了解。 不过本次设计也存在一些不足，暴露了自己对ＥＤＡ的掌握还有所欠缺。在设计过程中，分频分的太大，频率太小的话，扬声器的声音体现不出显示不同花型时的区别；频率太大的话，数码管显示速度太快，尝试分频时使用不同的脉冲信号，但没有成功。在反复调试中，最后还是成功了，但原理还不是很清楚。同时，在课程设计过程中通过与老师、同学的交流，也了解了他们对于这门技术的看法和今后这门技术的发展方向，也感谢老师对我设计的指导和同学对我的帮助。总的来说，这次设计还是有所收获的。

参考文献
[1] Voknei A.Pedroni.《VHDL数字电路设计教程》.电子工业出版社，2008.5
[2] 潘松，黄继业.《EDA技术实用教程》（第二版）.科学出版社，2005.2
[3] 焦素敏.《EDA应用技术》.清华大学出版社，2002.4
[4] 曾繁泰，陈美金.VHDL程序设计[M].北京:清华大学出版社，2001
[5] 张昌凡等.可编程逻辑器件及VHDL设计技术[M].广州:华南理工大学出版社,2001

附录：源代码程序
library ieee;
use ieee.std_logic_1164.all;
entity led is
port(rst,clk,clker:in std_logic;
x:out std_logic_vector(7 downto 0);
y:out integer range 0 to 10;
m:out std_logic_vector(6 downto 0);
z:out std_logic);
end led;
architecture bhv of led is
signal clk1,clk2,clk3,clk4,clk5:std_logic;
type state is (a,b,c,d,e,f);
signal pr_state,nx_state:state;
begin
a1:process(clker)
variable temp1:integer range 0 to 15;
begin
if clker'event and clker='1'then
temp1:=temp1+1;
if temp1=2 then
clk1<=not clk1;
temp1:=0;
end if;
end if;
end process;
a2:process(clker)
variable temp2:integer range 0 to 15;
begin
if clker'event and clker'1'then
temp2:=temp2+1;
if temp2=4 then
clk2<=not clk2;
temp2:=0;
end if;
end if;
end process;
a3:process(clker)
variable temp3:integer range 0 to 15;
begin
if clker'event and clker='1'then
temp3:=temp3+1;
if temp3=8 then
clk3<=not clk3;
temp3:0;
end if;
end if;
end process;
a4:process(clker)
variable temp4:integer range 0 to 16;
begin
if clker'event and clker='1'then
temp4:=temp4+1;
if temp4=16 then
clk4<=not clk4;
temp4:=0;
end if;
end if;
end process;
a5:process(clker)
variable temp5:integer range 0 to 33;
begin
if clker'event and clker='1'then
temp5:=temp5+1;
if temp5=32 then
clk5<=not clk5;
temp5:=0;
end if;
end if;
end process;
a6: process(clk,rst)
variable count:integer range 0 to 10;
begin
if (rst='1') then
pr_state<=a;
count:=0;
elsif(clk'event and clk='1') then
count:=count+1;
if (count=10) then
pr_state<=nx_state;
count:=0;
end if;
end if;
y<=count;
end process;
a7:process(pr_state)
begin
case pr_state is
when a=>
x<="01100110";
m<="1110111";
nx_state<=b;
z<=clker;
when b=>
x<="01000010";
m<="1111100";
nx_state<=c;
z<=clk1;
when c=>
x<="10000001";
m<="0111001";
nx_state<=d;
z<=clk2;
when d=>
x<="00011000";
m<="1011110";
nx_state<=e;
z<=clk3;
when e=>
x<="00100100";
m<="1111001";
nx_state<=f;
z<=clk4;
when f=>
x<="11100111";
m<="1110001";
nx_state<=a;
z<=clk5;
end case;
end process;
end bhv;

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