信息与通信基于VHDL的数字逻辑设计.pptx

数字电路与逻辑设计数字电路与逻辑设计基于基于VHDL的数字逻辑设计的数字逻辑设计n 常用组合逻辑电路设计常用组合逻辑电路设计n 常用时序逻辑电路设计常用时序逻辑电路设计n VHDL程序设计规范程序设计规范组合逻辑电路设计组合逻辑电路设计1.分析逻辑问题，抽象输入、输出逻辑变量。分析逻辑问题，抽象输入、输出逻辑变量。2.列真值表、写函数表达式。列真值表、写函数表达式。3.采用基本门电路、采用基本门电路、PLD实现。实现。实体描述实体描述ENTITY _entity_name ISPORT(_input_name:INSTD_LOGIC;_input_vector_name:IN STD_LOGIC_VECTOR (_high downto _low);_output_name,:OUT STD_LOGIC);_output_vector_name:OUT STD_LOGIC_VECTOR (_high downto _low);END _entity_name;ARCHITECTURE a OF _entity_name ISSIGNAL _signal_name:STD_LOGIC;BEGIN-Process Statement-Concurrent Procedure Call-Concurrent Signal Assignment-Conditional Signal Assignment-Selected Signal Assignment-Component Instantiation Statement-Generate StatementEND a;结构体描述结构体描述（1）编码器）编码器（2）译码器）译码器（3）比较器）比较器（4）数据选择器）数据选择器（5）三态输出电路）三态输出电路 一、常用组合逻辑电路设计一、常用组合逻辑电路设计（1）编码器）编码器A6A7A5A4A3A2A1A0Y2Y1Y083编码器编码器ENA7 A6 A5 A4 A3 A2 A1 A0Y2 Y1 Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111library ieee;use ieee.std_logic_1164.all;entity bmq isport(A:in std_logic_vector(7 downto 0);En:in std_logic;Y:out std_logic_vector(2 downto 0);end bmq;architecture m1 of bmq issignal sel:std_logic_vector(8 downto 0);beginsel=En&A;with sel select Y=000 when 100000001,001 when 100000010,010 when 100000100,011 when 100001000,100 when 100010000,101 when 100100000,110 when 101000000,111 when 110000000,000 when others;end m1;（2）译码器）译码器A.38译码器38译码器译码器A6A7A5A4A3A2A1A0Y2Y1Y0ENlibrary ieee;use ieee.std_logic_1164.all;entity ymq isport(Y:in std_logic_vector(2 downto 0);EN:in std_logic;A:out std_logic_vector(7 downto 0);end ymq;architecture m1 of ymq issignal sel:std_logic_vector(3 downto 0);beginsel=En&Y;with sel select A=00000001 when 1000,00000010 when 1001,00000100 when 1010,00001000 when 1011,00010000 when 1100,00100000 when 1101,01000000 when 1110,10000000 when 1111,11111111 when others;end m1;B.码制转换（2）译码器）译码器四位二进制码转换为四位二进制码转换为BCD码，并译码显示。码，并译码显示。（数码管为共阴极）（数码管为共阴极）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity bcd isPort(A:in std_logic_vector(3 downto 0);bcd0,bcd1:out std_logic_vector(3 downto 0);seven0,seven1:out std_logic_vector(6 downto 0);End bcd;Architecture a of bcd is signal tmp:std_logic_vector(3 downto 0);Begin bcd0=A when(A10)else A+6;bcd1=“0000”when(A10)else“0001”;tmp=bcd0;seven0=0111111 when tmp=0000 else -0 0000110 when tmp=0001 else -1 1011011 when tmp=0010 else -2 1001111 when tmp=0011 else -3 1100110 when tmp=0100 else -4 1101101 when tmp=0101 else -5 1111101 when tmp=0110 else -6 0000111 when tmp=0111 else -7 1111111 when tmp=1000 else -8 1101111 when tmp=1001 else -9 0000000;seven1=“0111111”when(Ab，输出为：输出为：agtb=1，altb=0，aeqb=0;如如果果 ab，输输出出为为：altb=1，agtb=0，aeqb=0;如如果果 a=b，输输出出为为aeqb=1，agtb=0，altb=0。Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;ENTITY cmpab IS PORT(A,B:in std_logic_vector(7 downto 0);AGTB,ALTB,AEQB:out std_logic);END cmpab;ARCHITECTURE a OF cmpab ISBEGIN aeqb=1 when a=b else 0;agtbb else 0;altb=1 when ab else 0;END a;（4）数据选择器）数据选择器4选1 MUX ABCDYS0S1library ieee;use ieee.std_logic_1164.all;entity mux41 is port(A,B,C,D:in std_logic;sel :in std_logic_vector(1 downto 0);dout :out std_logic);end mux41;architecture archmux of mux41 is begin with sel select dout=A when 00,B when 01,C when 10,D when others;end archmux;（5）三态输出电路）三态输出电路 AENBEN=1 B=A;EN=0 B=高阻态library ieee;use ieee.std_logic_1164.all;entity triout isport (data_in:in std_logic;en:in std_logic;data_out:out std_logic);end triout;architecture behave of triout isbegin data_out=data_in when en=1 else Z;end behave;-注意此处的注意此处的“Z”要大写；要大写；library ieee;use ieee.std_logic_1164.all;entity triout isport(data_in:in std_logic_vector(7 downto 0);en:in std_logic;data_out:out std_logic_vector(7 downto 0);end triout;architecture behave of triout isbegin data_out Z);end behave;-注意此处的注意此处的“Z”要大写；要大写；总结：总结：VHDL+PLD组合逻辑电路设计组合逻辑电路设计逻辑问题逻辑问题逻辑输入、输出，逻辑函数逻辑输入、输出，逻辑函数n逻辑输入逻辑输入描述：描述：1位的输入变量位的输入变量标准逻辑类型，标准逻辑类型，std_logic多位的输入变量多位的输入变量标准逻辑序列类型，标准逻辑序列类型，std_logic_vectorn逻辑输出逻辑输出描述：描述：同逻辑输入。同逻辑输入。n逻辑关系逻辑关系描述：描述：列出真值表列出真值表 适用于输入变量较少、或函数有效输入值较少的情况。求取逻辑函数表达式求取逻辑函数表达式 输出变量较少或输出变量相互独立的情况。逻辑关系直接表述逻辑关系直接表述（逻辑关系概括直接逻辑描述）码制转换等问题（数值运算类）例二：设计一位BCD码加法器entity bcd_adder isport(d1,d2:in std_logic_vector(3 downto 0);Bh,Bl:out std_logic_vector(3 downto 0);end bcd_adder;architecture aa of bcd_adder issignal a,b,t,s:std_logic_vector(7 downto 0);begina=0000&d1;b=0000&d2;t=a+b;s=t when t10 else t+6;Bh=s(7 downto 4);Bl 1000-111D触发器触发器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff ISPORT(cp,d:IN STD_LOGIC;q:OUT STD_LOGIC);END dff;ARCHITECTURE a OF dff ISBEGIN process(cp)begin if cpevent and cp=1 then q=d;end if;end process;END a;(2)-A 简单计数器设计简单计数器设计计数器CLKQ3Q2Q1Q0四位加计数器四位加计数器LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT(clk:in STD_LOGIC;q:buffer STD_LOGIC_vector(3 downto 0);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk)begin if(clkevent and clk=1)then q=q+1;end if;end process;END a;四位加计数器四位加计数器计数器CLKCLR(2)-B 带带同步同步清零、清零、同步同步置数置数功能的计数器功能的计数器LDQ3Q2Q1Q0 D3D2D1D0控制信号控制信号CLR、LD：具有更高优先级：具有更高优先级LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT(clk,clr,ld:in STD_LOGIC;d:in STD_LOGIC_vector(3 downto 0);q:buffer STD_LOGIC_vector(3 downto 0);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk)begin if(clkevent and clk=1)then if(clr=1)then q=0000;elsif(ld=1)then q=d;else q=q+1;end if;end if;end process;END a;计数器CLKCLR(2)-C 带带异步异步清零、清零、同步同步置数置数功能的计数器功能的计数器LDQ3Q2Q1Q0 D3D2D1D0LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT(clk,clr,ld:in STD_LOGIC;din STD_LOGIC_vector(3 downto 0);q:buffer STD_LOGIC_vector(3 downto 0);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk,clr)begin if(clr=1)then q=“0000”;else if(clkevent and clk=1)then if(ld=1)then q=d;else q=q+1;end if;end if;end if;end process;END a;(2)-D 带带进位进位计数器设计计数器设计计数器CLKQ3Q2Q1Q0四位加计数器四位加计数器COUTLIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY counter ISPORT(clk:in STD_LOGIC;q:buffer STD_LOGIC_vector(3 downto 0);cout:out std_logic);END counter;ARCHITECTURE a OF counter ISBEGIN process(clk)variable tmp:std_logic_vector(3 downto 0);begin if(clkevent and clk=1)then q=q+1;tmp:=q+1;if(tmp=15)then cout=1;else cout=0;end if;end if;end process;END a;(3)分频器设计Tclk =1 usTcout=10us计数器就是对时钟脉冲计数，同时计数器就是对时钟脉冲计数，同时 计数器还是一个分频器。计数器还是一个分频器。（4）移位寄存器设计）移位寄存器设计4位右移移位寄存器位右移移位寄存器Reset:异步清零异步清零右移移位寄存器右移移位寄存器dinresetclkQAQBQCQDlibrary ieee;use ieee.std_logic_1164.all;ENTITY shifter ISPORT(din:in std_logic;reset,clk:in std_logic;QA,QB,QC,QD:buffer std_logic);END shifter;ARCHITECTURE behave OF shifter ISBEGIN Process(reset,clk)Begin if(reset=1)then QA=0;QB=0;QC=0;QD=0;else if(clkEvent and clk=1)then QA=din;QB=QA;QC=QB;QD=QC;end if;end if;end process;End behave;（5）状态机设计）状态机设计l 我们可以用我们可以用输入信号输入信号X和和电路状态电路状态Q来描述来描述时序电路的逻辑功能，这时时序电路称为时序电路的逻辑功能，这时时序电路称为 状态机状态机（State Machine）。）。l 根据输出信号和输入信号以及电路状态的根据输出信号和输入信号以及电路状态的关系，状态机可以分为两种：关系，状态机可以分为两种：穆尔（穆尔（Moore）型型和和米利（米利（Mealy）型）型。Y=FX,Q Y=FQ 米利（米利（Mealy）型：）型：穆尔（穆尔（Moore）型：）型：S0S20/01/0S31/0S11/10/00/10/01/0输出信号和输入信号无关。输出信号和输入信号无关。输入信号影响状态的转换。输入信号影响状态的转换。（1）More型状态机型状态机 LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY more ISPORT(Clk,reset:in Std_logic;din:in Std_logic;op:out Std_logic);END more;ARCHITECTURE a OF more ISTYPE STATE_TYPE IS(s0,s1,s2,s3);SIGNAL state:STATE_TYPE;BEGINPROCESS(clk,reset)BEGIN If（reset=1）THEN state IF（din=1）THEN state=s1;else state IF（din=0）THEN state=s2;else state IF（din=0）THEN state=s3;else state IF（din=1）THEN state=s0;else state=s1;END IF;End Case;End if;End if;End process;op=1 when（state=s1）else 0;END a;S0S20/01/0S31/1S11/10/00/00/01/1（2）Mealy型状态机型状态机 LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY mealy ISPORT(Clk,reset:IN STD_LOGIC;-clock din:IN STD_LOGIC;op:OUT STD_LOGIC);END mealy;ARCHITECTURE a OF mealy IS TYPE STATE_TYPE IS(s0,s1,s2,s3);SIGNAL state:STATE_TYPE;BEGINPROCESS(clk,reset)BEGINIf（reset=1）THEN state IF din=1 THEN state=s1;else state IF din=0 THEN state=s2;else state IF din=0 THEN state=s3;else state IF din=1 THEN state=s0;else state=s1;END IF;END CASE;End if;End if;END PROCESS;op=1 when(state=s0 and din=1)or (state=s1 and din=1)or (state=s3 and din=1)else 0;-输出不仅与状态有关，而且和输入有关输出不仅与状态有关，而且和输入有关。END a;序列检测器序列检测器检测序列：110010序列检测器CLKIDDS0S10/01/00/0S2S3S4S51/01/00/00/01/01/00/01/00/1三、三、VHDL设计规范设计规范1.文件头和修订列表文件头和修订列表文件头包含以下内容：文件头包含以下内容：模块名模块名文件名文件名需要的库需要的库模块描述模块描述使用的仿真器使用的仿真器其运行平台和版本其运行平台和版本使用的综合工具，其运行平台和版本使用的综合工具，其运行平台和版本作者名字和作者名字和e-mail修订列表包含以下内容：修订列表包含以下内容：修订版本号改动的数据修订者名字和e-mail改动的详细描述三、三、VHDL设计规范设计规范-Title:-Project:-File:Author:name-Organization:-Created:-Last update:三、三、VHDL设计规范设计规范-Platform:-Simulators:-Synthesizers:-Targets:-Dependency:三、三、VHDL设计规范设计规范-Description:-Copyright(c)notice-Revisions:-Revision Number:-Version:-Date:-Modifier:name-Desccription:-三、三、VHDL设计规范设计规范2联机注释联机注释 每一个重要的操作和定义后都要加上注释，每一个重要的操作和定义后都要加上注释，描述操作和声明的使用。描述操作和声明的使用。3命名规则命名规则 命名能表达相应含义。命名能表达相应含义。三、三、VHDL设计规范设计规范