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?微型计算机原理与接口技术?习题与思考答案
第１章 微型计算机概论
1.1 A B C 1.2 B 1.3 B 1.4 C 1.5 A B C 1.6B D
1.700000111B=7D=07H 11010100B=212D=D4H
01101010B=106D=6AH 10110.101B=22.625D=16.AH
11001.011B=25.375D=19.6H
1.8 127D=11111111B=FFH 12.625D=1100.101B=C.AH
225.9375D=11100001.1111B=E1.FH 18.3l25D=10010.0101B=12.5H
206.125=11001110.001B=CE.2H
1.9 10H=10000B=16D 0.A8H=0.10101B=0.65625D
28.9H=101000.1001B=40.5625D 4B.2AH=1001011.0010101B=75.6762D
20E.4H=1000001110.01B=526.25D
1.10 [+37]原=00100101B [+37]反=00100101B [+37]补=00100101B [+37]过余=10100101B
[+94]原=01011110B [+94]反=01011110B [+94]补=01011110B [+94]过余=11011110B
[-11]原=10001011B [-11]反=11110100B [-11]补=11110101B [-11]过余=01110101B
[-125]原=11111101B [-125]反=10000010B [-125]补=10000011B [-125]过余=00000011B
1.11 补码00010101B的真值为+21D 补码41H的真值为+65D
补码9BH的真值为-101D 补码FFH的真值为-1D
补码11110101B的真值为-11D
1.12A的ASCII码为41H a的ASCII码为61H
g的ASCII码为67H z的ASCII码为7AH
0的ASCII码为30H 9的ASCII码为39H
*的ASCII码为2AH +的ASCII码为2BH
CR的ASCII码为0DH ％的ASCII码为25H
1.12 一个16×16字形点阵占用存储空间32B
一个24×24字形点阵占用存储空间72B
一个32×32字形点阵占用存储空间128B
1.14〔以8位补码为例〕
[X]补+[Y]补=[+38]补+[+100]补=0001010B，溢出
[X]补+[Z]补=[+38]补+[-20]补=00010010B，未溢出
[Y]补- [Z]补=[+100]补- [-20]补=01111000B，未溢出
[Z]补- [X]补=[-20]补- [+38]补=11000110B，未溢出
1.15 X与Y=0100B X或Z=1111B Y异或Z=1101B非Y=1001B
1.16 微型计算机具有体积小、重量轻、功耗低；功能强；可靠性高；价格低廉；构造灵活、适应性强；使用方便、维护容易等特点。
1.17 〔略〕
1.18 字长、内存容量、主频、运算速度、指令系统、可靠性、兼容性、性能价格比等。
1.19 微型计算机系统的组成〔参考图1-3〕
第２章 Intel 80x86微处理器
2.1 B 2.2 B 2.3 C 2.4 B 2.5 B 2.6 A 2.7 A
2.8 8086微处理器的指令队列按照“先进先出〞的原那么进展指令的存取操作，可预存6个字节的指令代码，并供执行部件EU取指并执指，从而为EU与BIU并行操作提供支持。
2.9 超标量流水线构造是指微处理器内含有多个指令执行部件、多条指令执行流水线的构造。
2.10 8086最大模式和最小模式的主要区别是：最小模式为单处理机模式，所有的总线控制信号都由CPU直接产生，这种系统中的总线控制逻辑电路少，控制信号较少，一般不必接总线控制器。最大模式为多处理机模式，系统中包括两个或两个以上处理器，其中一个8086作主处理器，其他处理器为协处理器，最大模式下的控制信号较多，需要通过总线控制器8288与总线相连，控制总线驱动能力较强。
通过MN/引脚进展最大模式或最小模式的选择，当MN/接入+5V电源时8086系统工作于最小模式，当MN/接地时系统处于最大模式状态。
2.11 8086微处理器从功能上分为总线接口部件BIU和执行部件EU两局部。
BIU的主要功能是逻辑地址到物理地址的转换、指令预取、根据EU所执行的当前指令要求进展存储器操作数的读/写。EU的主要功能是：从BIU的指令队列中取来指令、对指令译码、执行，并产生相应的控制信号，另外控制ALU进展数据运算，向BIU提供访存的有效地址。
2.12 OF、SF、ZF、AF、PF、CF、DF、IF、TF
溢出时OF置位、结果为负时SF置位、结果为零时ZF置位、低四位向高位有进位时AF置位、结果的低8位中1的个数为偶时PF置位、结果的最高位向上有进位或有借位时CF置位。
需要按递减顺序对字符串操作时DF置位、允许CPU承受INTR中断请求时IF置位、令CPU进展单步工作时TF置位。
2.13 执行一条指令所需的时间称为指令周期，CPU访问内存或I/O端口存/取一个数据或指令所用的时间为总线周期，时钟脉冲的重复周期称为时钟周期。一个最根本的总线周期由4个时钟周期组成，一个指令周期由一个或多个总线周期构成。
2.14 当系统中存储器或I/O外设的速度较慢时，需要在T3状态之后插入Tw。
2.15 一个存储器写的总线操作过程及各引脚的变化情况是：从T1状态开场，20位物理地址出现在总线上，同时输出有效的低电平，ALE输出一个正脉冲，在ALE的下降沿对分时复用的地址进展锁存，并一直保持到T4状态，控制数据收发器的数据传输方向引脚DT/变为高电平，并一直保持到T4状态。进入T2状态，地址信息消失，CPU向AD15～AD0发出数据，数据信息一直保持到T4状态，A19/S6～A16/S3及/S7线上输出状态信息，并一直持续到T4状态，数据允许信号降为低电平，允许数据收发器工作，读控制信号降为有效的低电平，使被选中的存储单元数据送上数据总线。进入T3状态后，CPU采样READY引脚，假设READY为高电平，那么无需插入Tw，直接进入T4状态，否那么就在T3之后自动插入Tw，直到READY上升为高电平后进入T4状态。进入T4状态后，CPU认为存储器已经完成了数据的写入，完毕本次总线读操作，、DT/、等信号失效，所有三态总线变为高阻状态，为下一个总线周期作准备。
2.16 因为8086微处理器的地址总线与数据总线是分时复用的，即不在同一时钟周期内使用，所以可以利用同一引脚既作地址线又作数据线，分时具有不同的功能。例如，AD0引脚有时用作传输数据的数据总线D0，有时又作为输出地址信号的地址总线A0。
2.17 由于8086 CPU内部存放器是16位的，只能寻址64KB空间，而内存储器容量为1MB，CPU访存需要20位物理地址，所以8086存储系统把整个存储空间分成假设干逻辑段，在CPU需要访存时，由指令给出逻辑地址〔包括一个16位的段基址和一个16位的偏移地址〕，通过CPU内部的地址形成部件将逻辑地址转换为物理地址。
8086系统内存储器的分段规那么是：段起始地址必须能被16整除，即段起始单元物理地址的低四位为0000；每个段的容量不超过64KB。
2.188086系统中物理地址的形成是由CPU内部的地址形成部件完成的：物理地址=段基址×16＋偏移地址。
首单元物理地址：203A0H。尾单元物理地址：203BDH
2.19 输入操作
2.20 除CS为FFFFH外，其余各存放器均为0，指令队列空
2.21 80386的内部主要包括：总线接口部件BIU、指令预取部件IPU、指令译码部件IDU、执行部件EU、存储器管理部件MMU。
BIU用于在CPU访问存储器或I/O端口时产生必须的地址、数据和控制信号。IPU实现指令代码的预取。IDU负责从指令队列中获得指令并进展译码。EU完成指令所规定的操作。MMU负责将逻辑地址转换为物理地址。
2.22 80486较80386增加了高性能浮点运算部件〔FPU〕和高速缓冲存储器〔Cache〕
〔1〕浮点运算部件FPU。浮点运算部件专门用来完成一些超越函数和复杂的实数运算，它以极高的速度进展单精度或倍精度的浮点运算。浮点运算部件在80486芯片内部集成，且可以与高速缓存直接交换数据，有效地提高了微处理器的浮点运算能力和速度，它与80387所执行的是同一个指令系统，保持了同80387的兼容性，但其浮点处理性能却是80387的2.8倍。
〔2〕高速缓冲存储器Cache。80486的片内配有一个8KB的高速缓冲存储器Cache，它用于存放CPU最近要使用的数据和指令。它采用4路组相联的构造，每路有128个高速缓存行，每行可存放16个字节〔即128位〕的信息。这个片内Cache既可存放数据，又可存放指令，它比片外Cache进一步加快了CPU访问内存的速度，并减轻了系统总线的负载。
2.23 Pentium微处理器的数据Cache和指令Cache分别实现数据预取和指令预取的功能。
2.24 Pentium系列微处理器的主要特点是：
1〕采用超标量流水线构造，从而使CPU的运行速度成倍提高。
2〕采用双高速缓冲存储器构造，将指令Cache和数据Cache别离，使用它们同时分别预取指令和操作数。
3〕将常用指令进展固化，从而进一步提高指令的执行速度。
4〕采用全新设计的增强型浮点运算器〔FPU〕，使得浮点运算速度大大提高。
5〕CPU内部采用指令预取和分支预测技术，从而大大提高了流水线的执行效率。
6〕系统可选择工作于实模式、保护模式、虚拟8086模式或系统管理模式。
7〕系统使用64位的外部数据总线，提高了数据传输速度；采用PCI局部总线；系统内部还增强了错误检测与报告、支持多重处理等功能。
第３章 半导体存储器及其接口
3.1 C 3.2 A 3.3D 3.4 C 3.5 C
3.6

A
B
C
D
E
地址线：
19
10
11
14
16
数据线：
4
8
1
8
1
3.7A．8片 B．8片 C．128片
3.8〔1〕64 K 〔2〕8片 〔3〕2
3.9 存储容量、存取速度
半导体存储器
随机存取存储器〔RAM〕
只读存储器〔ROM〕
双极型RAM
MOS型RAM
静态RAM〔SRAM〕
动态RAM〔DRAM〕
掩膜ROM
可编程ROM〔PROM〕
可擦除可编程ROM〔EPROM〕
电可擦除可编程ROM〔E2PROM〕
3.10

3.11
存储器
读写特点
一般应用场合
SRAM
可读可写，读写速度快，只要不掉电信息就不丧失
Cache
DRAM
可读可写，读写速度不及SRAM，需要定时刷新，只要不掉电信息就不丧失
主存储器
ROM
信息在出厂前光刻写入，信息长期保存且不受掉电影响。但只能读出且不能再写入
固化程序、微程序控制器
PROM
出厂后只可一次性再写入，写入后的信息不因掉电而丧失，只能读出但不能再写入
自编程序，用于工业控制或电器中
EPROM
可屡次紫外线擦除、高压重写入新信息，写入后的信息不因掉电而丧失，只能读出但不能随机再写入
用于产品试制阶段试编程序
E2PROM
可读可写，写入后的信息不因掉电而丧失
IC卡上存储信息
Flash Memory
可快速读写，写入后的信息不因掉电而丧失
固态盘、IC卡
3.12 以单管DRAM为例，根本存储电路XX息信息的存放依靠电容，电容中有电荷时表示存储的信息为1，无电荷时表示存储的是0。由于任何电容都存在漏电问题，所以即使电容中有电荷，过一段时间后随着电荷的流失，信息也就丧失了。所以必须进展定期刷新，即每隔一定时间刷新一次，使电容中原来处于逻辑电平1的电荷又得到补充，而原来处于电平0的电容仍保持0。
Intel 2164芯片内部可寻址64K个单元〔需要16条地址线〕，为了减少地址线引脚数〔只引出8条地址线〕，该芯片采用分时复用技术，将片内地址线分为行地址线和列地址线，行地址选通信号和列地址选通信号分别用于行、列地址的选通。还用于刷新时的地址选通信号。
3.13 第一片6116的寻址X围：00000H～007FFH
第二片6116的寻址X围：00800H～00FFFH
3.14 32KB
3.15 4FFFH
3.16
A9～A0

D7～D4

A11
A10
C
A
B
G1
A12
A19
…

A15
A14
…

A13
2114

D7 ～ D0
A9～A0
CPU
D3～D0
2114

D7 ～ D0
A9～A0
2114

D7 ～ D0
A9～A0
2114

D7 ～ D0
A9～A0

3.17 由于计算机对存储器性能指标的根本要求是容量大、速度快、本钱低，但是在一个存储器中却不能同时兼顾这些相互矛盾的指标。所以我们把各种不同存储容量、存取速度和价格的存储器按层次构造组织起来，并通过管理软件和辅助硬件有机地组成统一的整体，使所存放的程序和数据按层次分布在各级存储器中，形成存储器系统的多级层次构造。一般计算机存储器系统的多级层次构造主要由CPU内部存放器、高速缓冲存储器〔Cache〕、主存储器和辅助存储器组成，由它们构成的存储器组织能够充分发挥存储速度快、容量大、价格低的特点。
3.18 高速缓冲存储器〔Cache〕是一种存储容量较小但存取速度却很快的存储器，它位于CPU和主存之间，用来存放CPU频繁使用的指令和数据。由于使用Cache后可以减少对慢速主存的访问次数，解决了CPU与主存之间的速度差异，所以提高了CPU的工作效率。目前，在高档微型计算机中广泛使用高速缓冲存储器技术。
虚拟存储器是在“主存—辅存〞层次构造上进一步开展和完善的存储管理技术。虚拟存储器把主存和辅存视为一个统一的虚拟主存，提供比实际主存容量大得多的、可使编程空间不受限制的虚存空间；在程序中使用虚地址，使程序不必作任何修改，即可用接近主存的速度在这个虚拟存储器上运行。使得在用户心目中，计算机系统好似只有一个大容量、高速度、使用方便的存储器，而没有主存、辅存之分。目前，几乎所有的计算机都采用虚拟存储器系统。
第４章 微型计算机输入/输出系统概述
4.1 接口是指CPU与主存储器、外部设备之间，或者两个主机之间进展连接的逻辑电路，是CPU与外界进展信息交换的通道。
I/O设备种类繁多，构造和工作原理各不一样；各种I/O设备的工作速度差异大，与CPU速度不匹配；不同的I/O设备工作时序有差异，难以与CPU配合；各种I/O设备的信息表示格式不一致；各种I/O设备所处理的信息类型及信号电平不一致。由于这些原因，假设让CPU直接控制和管理各种I/O设备，直接与I/O设备交换数据，由CPU直接控制外设的启动、数据转换，就会增加CPU的负担，严重降低CPU的效率，降低整个系统的性能。所以主机与I/O外设交换数据时，要通过I/O接口进展连接，利用接口来控制和管理I/O设备，解决如上所出现的各种问题。
4.2 端口即I/O接口电路中的存放器。
端口
4.3 1〕数据缓冲与锁存功能。
2〕地址译码和设备选择功能。
3〕接收并执行CPU命令，控制和监测外设的功能。
4〕数据格式转换功能。
5〕信号转换功能。
6〕中断或DMA管理功能。
7〕可编程功能。
4.4 1〕．按数据传送方式分为并行接口和串行接口
2〕．按输入/输出的信号类型分为数字接口和模拟接口
3〕．按使用灵活性分为不可编程接口和可编程接口
4〕．按接口使用的功能特征分为通用接口和专用接口
4.5 数据信息、状态信息和控制信息
数据端口、状态端口、控制端口
数据端口可读可写，状态端口只可读，控制端口只可写
4.6 I/O独立编址方式、存储器映像编址方式
I/O独立编址方式下，外设端口与主存储器的地址空间分开，易于程序设计，I/O指令执行速度快，但是对端口操作的专用指令少，程序设计的灵活性差。存储器映像编址方式的指令类型丰富，编程灵活、方便，端口地址空间和外设数目可以很多，读写控制逻辑也比拟简单。但是对端口的寻址时间相对较长，延长了I/O操作时间，端口占用了存储器地址空间从而相对减少了主存的可用X围，由于访问存储器和端口的指令一样使得程序的可读性降低。
I/O独立编址方式
0000H～FFFFH
0000H～03FFH
4.7 程序控制方式、中断控制方式、直接存储器存取方式〔DMA方式〕和输入/输出处理机方式〔IOP方式〕
程序控制方式下的硬件接口电路和软件设计较简单，但是CPU效率较低，只可用于传送速度要求不高的场合；中断控制方式下的CPU可与多个外设同时并行工作，可以同时响应多个外设的中断请求，系统效率较高，适用于处理中低速外设的I/O操作与随机请求的场合，尤其适合实时控制及紧急事件的处理，但因CPU在每次中断响应前后需要增加一些额外开销〔用于断点和现场的保护与恢复〕，故这种方式不适合于需要频繁快速I/O的场合；DMA方式下的I/O数据传送速度快，系统的吞吐能力强，节省CPU的开销，系统效率高，但因需要DMAC，故硬件开销大，适合于高速外设与内存之间、内存的两个区域之间或两种高速外设之间的高速批量数据传输场合；IOP方式下的I/O工作由IOP独立控制，CPU的效率很高，IOP和CPU并行工作，但是其并行程度受到系统总线的限制，适用于高档微型计算机及大、中型计算机系统中。
4.8 在微型计算机系统中，主机与所有部件都是通过数据总线进展数据传输的，在某一总线周期内，只有被选中的部件才能使用数据总线传输数据。对于输出设备，不可能在短短的一个总线周期内接收并驱动设备产生动作，所以需要在输出接口电路中安排锁存器，以便锁存输出的数据，使较慢的外设有足够的时间进展处理，防止数据丧失；对于输入设备，向主机传送数据时，主机不一定及时响应，不能马上取走数据，所以需要输入接口设置缓冲器暂时保存数据。所以在I/O接口电路中需要使用锁存器和缓冲器。
4.9 在中断传送方式中，由于慢速外设在自身准备就绪后才会向CPU发出中断请求，并且CPU通常是执行自己的主程序和任务，只有在接到外设的中断请求并响应后，才去运行中断效劳子程序，处理外部事件处理后再恢复执行原来的主程序，这种中断方法使得CPU在一段时间内与外设并行工作，并可以同时管理多个外设的工作，所以说中断方式可以实现CPU与外设的并行工作。
4.10 利用中断方式进展数据传送是在中断控制器的硬件支持下，通过CPU调用执行相应的中断效劳子程序来实现的，是由软硬件相结合实现的。
4.11 由于在磁盘与内存之间的数据传送是大批量的，需要快速传送，故需要采用DMA方式实现。
第５章 并行接口技术
5.1 A B 5.2B
5.3 并行接口的输入和输出都是多位并行的，传输的效率高。
并行接口多应用于主机与近距离外设进展大量高速数据传输的场合。
5.4 8255A是可编程并行接口芯片。
8255A主要由三个数据端口、两组控制电路、一个数据总线缓冲器和一个读/写控制逻辑电路组成，三个数据端口分别是A口、B口、C口，分别可以与外设连接，进展数据的并行输入或输出。
5.5 =0、A1A0=01、=0、=1
5.6 工作方式控制字、C口置位/复位控制字
控制字格式及每位的含义参见P125～P126。
程序设计时，把这两个控制字写入8255A的控制口。
8255A通过控制字的D7位来区分这两个控制字，当D7=1时为工作方式控制字，当D7=0时为C口置位/复位控制字。
5.7 1〕A口工作于方式2，B口方式1输出时，8255A端口C各位的作用是：当B口内的数据已满需要外设读走时，PC2用于向外设输出B口的输入缓冲器满信号；当外设准备好了接收数据时，PC1用于向B口输入外设的应答信号；当B口的数据被外设读走后，PC0用于输出B口的中断请求信号INTR，请求CPU向B口输出下一个数据。当A口接收到外设数据并等待CPU读走数据时，PC5用于发出输入缓冲器满信号IBF，通知当外设外设暂时不能向A口输入下一个数据；当外设向A口输入数据时，通过PC4向A口输入选通信号；针对于A口PC6与PC7的作用与PC1、PC2的作用类同；当A口输入数据时的输入缓冲器满或A口输出数据时的输出缓冲器空时，需要CPU读走数据或送出下一个数据时，通过PC3向CPU发出中断请求信号。
2〕〔略〕
3〕〔略〕
4〕〔略〕
5.8　1〕 MOV AL, 9CH
OUT 93H,AL
2〕 MOV AL, 0B4H
OUT 93H,AL
3〕 MOV AL, 0C0H
OUT 93H,AL
MOV AL,09H
OUT 93H,AL
MOV AL,0DH
OUT 93H,AL
4〕 MOV AL, 0A3H
OUT 93H,AL
5.9MOV DX,控制口地址
MOV AL,06H
OUT DX,AL
MOV AL,09H
OUT DX,AL
5.10 MOV AL,06H
OUT 63H,AL
MOV AL,07H
OUT 63H,AL
5.11MOV AL,09H
OUT 63H,AL
MOV AL,0DH
OUT 63H,AL
5.12 1〕K1闭合，K2闭合时，P0、P1、P2、P3灯亮
2〕K1断开，K2断开时，P2灯亮
3〕K1闭合，K2断开时，P1灯亮
4〕K1断开，K2闭合时，P0灯亮
第６章 定时/计数技术及其接口
6.1 A 6.2 A 6.3B 6.4 B 6.5 C 6.6B F
6.7 CLK引脚用于向计数通道输入工作时钟信号，这个信号是计数通道工作的计时基准，通道内的计数器就是按照这个时钟频率进展减1计数的；GATE引脚为门控信号，用于控制计数通道的启动或停顿；OUT引脚为计数器输出信号，当通道内的计数单元计数完毕时，该引脚即产生输出信号。
6.8 在IBM PC系列机中8253-5的计数通道0工作于方式3，用于系统定时；通道1工作于方式2，用动态存储器刷新定时；通道2工作于方式3，用于扬声器发声控制。
6.9 在对8253初始化编程写入计数初始值时，应在以下几方面注意与控制字保持一致：
1〕先写入控制字，后写入计数初始值。
2〕计数初始值要写入控制字中所选定的计数通道。
3〕写入的计数初始值格式〔16位或8位〕要与控制字中规定的一致。
6.10 CLK输入的时钟频率＝OUT输出的方波频率×计数初始值
6.11 2ms
6.12 100
6.13 MOV DX,30BH
MOV AL,29H
OUT DX,AL
MOV DX,308H
MOV AL,4H
OUT DX,AL
6.14 MOV DX,343H
MOV AL,76H
OUT DX,AL
MOV DX,341H
MOV AX,0340H
OUT DX,AL
MOV AL,AH
OUT DX,AL
MOV DX,343H
MOV AL,0A5H
OUT DX,AL
MOV DX,342H
MOV AL,01H
OUT DX,AL
6.15 假设使用1个计数通道，那么计数初始值n应为2×106〔2MHz÷1Hz〕，而8253的计数通道为16位，其最大计数值是65536，远远小于2×106，所以使用1个计数通道不能实现。
译码器
+5V
2MHz
1Hz 方法
CLK1
GATE1
OUT1
CLK2
GATE2
OUT2
GND
D7～D0
A1
A0
8 2 5 3
数据总线

地址总线
CPU

设计8253计数通道引脚连接图如下：

MOV DX,343H
MOV AL,67H
OUT DX,AL
MOV DX,341H
MOV AL,10H ;计数通道1的计数初始值为1000
OUT DX,AL
MOV DX,343H
MOV AL,0A7H
OUT DX,AL
MOV DX,342H
MOV AL,10H ;计数通道2的计数初始值为1000
OUT DX,AL
6.16
DATA SEGMENT
PORT_0 EQU 40H
PORT_1 EQU 41H
PORT_2 EQU 42H
PORT_MODE EQU 43H
B_8255A EQU 61H
MUSIC DW 3F0H,3F0H,380H,380H,3F0H,3F0H,5B0H,5B0H, 310H,310H,310H,310H
;乐谱565177
DW 0 ;乐曲完毕标志
DATAENDS
CODESEGMENT
ASSUME CS:CODE,DS:DATA
START: MOV AX,DATA
MOV DS,AX
MOV DX,B_8255A
IN AL,DX ;将PB1和PB0置1,允许计数器通道计数,扬声器发声
OR AL,03H
OUT 61H,AL
MOV DX,PORT_MODE ;初始化
MOV AL,0B6H
OUT DX,AL
MOV BX,OFFSET MUSIC
MOV AX,[BX] ;取第一个音符
LLL: MOV DX,PORT_2 ;向计数器通道2写入计数初始值,即音符,播放
OUTDX,AL
MOVAL,AH
OUTDX,AL
INCBX
INCBX
MOV AX,[BX] ;取下一音符数据
TESTAX,0FFFFH
JZ EXIT ;假设到曲尾,那么完毕播放,否那么播放下一音符
CALLDALLY
JMPLLL
DALLY PROC
MOV CX,0A000H ;延时子程序
L1:MOVDX,0B00H
L2:DECDX
JNZL2
LOOPL1
RET
DALLY ENDP
EXIT:MOVAX,4C00H
INT21H
CODE ENDS
ENDSTART
第７章 串行通信及串行接口技术
7.1 C 7.2B 7.3 A D 7.4 B C 7.5 B，C
7.6 A 7.7 B 7.8 B 7.9 B
7.10 并行通信是利用多条传输线同时传输多位〔bit〕数据，每条传输线传输一个bit，串行通信那么是通过单条传输线依次逐位地传送多位数据。
并行通信的在传输速率上远远高于串行通信，但并行通信的本钱却高于串行通信。
因为并行通信的传输速度快，但是本钱高，所以只适于短距离的高速传输。串行通信的本钱低，但是传输速度比拟慢，所以串通信适合于远距离的中低速通信场合。
7.11 调幅、调相、调频
7.12 异步方式把一个字符看作一个独立的信息传输单元，而同步方式以数据块为根本传输单位，一个数据块包括多个字符；异步方式下的收发双方可以各自使用自己的发送时钟和接收时钟，而同步方式中的收发两端需要用同一个时钟源作为时钟信号；异步方式一般用奇偶校验方式，而同步方式多采用CRC校验方式；异步方式是靠起始位和停顿位来实现字符的界定和同步的，而同步方式下的数据块以同步字符开头，以校验字符完毕；同步方式的通信效率高于异步方式的通信效率。
7.13 异步方式下的接收端不断地检测串行数据输入线路，假设采样到一个低电平信号〔起始位〕，那么视为收到一个数据帧的帧头，然后接收有效数据位和奇偶校验位，最后接收到一个高电平〔停顿位〕，视为该数据帧接收完毕，一个字符接收完毕。
同步方式下的接收端不断地检测串行数据输入线路，当搜索到同步字符之后，便开场接收数据位，最终接收到校验字符，那么视为数据块接收完毕。
7.14 1200
7.15 0.83ms，8.3ms
7.16 120
7.17 MOV AL,7BH
OUT 3DH,AL
MOV AL,37H
OUT 3DH,AL
7.18 方式选择控制字： 5EH〔甲机〕； 5EH〔乙机〕
操作命令控制字： 33H〔甲机〕； 14H〔乙机〕
程序〔参照例7.5〕
第８章 中断技术及中断控制器
8.1 C 8.2B 8.3 A 8.4 A
8.5 B 8.6 C 8.7 C 8.8 A
8.9 中断就是指CPU在正常运行程序时，响应中断请求，转而去执行中断效劳子程序，完成中断事件处理后，返回断点继续执行原程序的过程。
微型计算机系统的中断处理过程：
1〕识别中断源。
2〕关中断、保护断点、保护现场。
3〕开中断。
4〕中断效劳。
5〕关中断。
6〕恢复现场、恢复断点、开中断，中断返回。
8.10 对8259A的编程有初始化编程和操作方式编程两类。
初始化编程是在8259A进入操作前，为了设置其初始状态，使用初始化命令字〔ICW〕实现的；操作方式编程是在8259A初始化之后，进入工作状态期间，使用操作控制字〔OCW〕以控制8259A按不同方式操作。
8.11 在软件中断方式下，CPU根据INT n指令中的中断类型号n，将其乘以4后，得到在中断向量表中的存放地址，按照这个地址从中断向量表中取出对应单元中的内容，即获得n号中断效劳子程序入口地址。
在硬件中断方式下，系统中有专门的硬件中断控制器8259A进展中断管理，由其向CPU提供被响应中断源的中断类型号，CPU在中断响应周期的第二个周期，把8259A送上数据总线上的中断类型号读走，然后将其乘以4后，得到在中断向量表中的存放地址，按照这个地址从中断向量表中取出对应单元中的内容，即获得为该中断源效劳的中断效劳子程序入口地址。
8.12 8086中断系统可处理的中断源：

中断源
内部中断
外部中断
非屏蔽中断 〔NMI〕
可屏蔽中断 〔INTR〕
除法出错中断 〔INT 0〕
溢出中断 〔INT 4〕
单步中断 〔INT 1〕
断点中断 〔INT 3〕
内部指令中断 〔INT n〕

由高到低的优先级顺序是：内部中断〔除法出错中断、指令中断、溢出中断〕→非屏蔽中断→可屏蔽中断→单步中断，其中各可屏蔽中断请求之间的中断优先级由8259A排队。
8.13 1〕固定优先级方式。这种优先级排队顺序固定不变。
2〕自动循环优先级方式。在这种方式下，从IRQ0～IRQ7各个中断轮流具有最高优先级。即当某一级中断被处理完毕后，它的优先级别就被改变为最低，而最高优先级分配给该中断相邻的下一级。
3〕特殊循环优先级方式。该方式下可以通过操作命令字OCW2设定某中断源编码为最低优先级。
8.14 0AH
8.15 CLI
MOV AL,04H ;OCW1
MOV DX,奇地址
OUT DX,AL
STI
8.16 硬件中断是由外部硬件引起的，软件中断是由主机内部产生或者由程序预先安排产生的。对于硬件中断，硬件中断源发出中断请求的时刻对于CPU而言大多是随机的，所以说断点是不可预知的，而软件中断那么是CPU执行到程序中的中断指令或遇到执行错误时产生的，对于CPU而言软件中断是可预知的，断点是预知的；对于硬件中断，需要CPU在执行完每条指令后，检测中断请求输入线以确定是否有硬件中断请求信号，而软件中断那么无需硬件检测；对于硬件中断，中断类型号是由专门的硬件控制电路向CPU提供的〔NMI中断除外〕，而软件中断却在程序中将中断类型号直接提供应CPU。
8.17 18H号中断的中断向量在中断向量表中存放的位置是 0000H：0060H ；存放的内容是〔00060H〕＝14H，〔00061H〕＝63H，〔00062H〕＝20H，〔00063H〕＝00H
8.18 MOV AL,13H ;ICW1
OUT 90H,AL
MOV AL,80H ;ICW2
OUT 91H,AL
MOV AL,03H ;ICW4
OUT 91H,AL
8.19 MOV AL,1BH ;ICW1
OUT 90H,AL
MOV AL,80H ;ICW2
OUT 91H,AL
MOV AL,01H ;ICW4
OUT 91H,AL
IN AL,91H ;读IMR
CLI
OR AL, 03H ;屏蔽IRQ0、IRQ1
OUT 91H,AL ;写OCW1
MOV AX,0 ;准备重设中断向量表，修改80H、81H号的中断向量
MOV ES,AX
MOV DI,200H ;200H＝80H*4，IRQ0中断类型号为80H
MOV AX,3500H
STOSW ;设置新80H号中断向量的偏移地址
MOV AX,0000H
STOSW ;设置新80H号中断向量的基地址
MOV DI,204H ;204H＝81H*4，IRQ1中断类型号为81H
MOV AX,4060H
STOSW ;设置新81H号中断向量的偏移地址
MOV AX,0000H
STOSW ;设置新81H号中断向量的基地址
IN AL,91H ;读IMR
AND AL, 0FCH ;0FCH＝11111100B，撤销IRQ0、IRQ1的屏蔽
OUT 91H,AL ;写OCW1
STI ;开中断
……
第９章 DMA技术及DMA控制器
9.1 C 9.2D 9.3 D 9.4 D 9.5 D
9.6 1〕能承受CPU的编程，以便进展功能设定。
2〕能接收I/O接口的DMA请求，并向CPU发出总线请求信号，请求总线控制权。
3〕CPU响应总线请求之后，DMAC能接收对总线的控制，进入DMA传送过程。
4〕能实现有效的寻址，即能输出地址信息并在数据传送过程中自动修改地址指针。
5〕能向存储器和I/O接口发出相应的读/写控制信号。
6〕能控制传送数据的字节数，判定DMA传送是否完毕。
7〕DMA完毕时，能发出DMA完毕信号，释放总线，恢复CPU对总线的控制。
9.7 8237A有主态和从态两种工作状态。
从态下的8237A与其他接口一样，可以承受CPU对它的读/写操作，这时的8237A为总线从部件，没有总线控制权；主态下的8237A作为总线主部件，获得了总线控制权，可以对I/O接口和存储器进展读/写操作，从而控制数据在I/O接口与存储器之间直接传送。
9.8 在D