FPGA模拟串口自收发-Verilog.doc

实现功能,FPGA里实现从PC串口接收数据,接着把接收到得数据发回去。波特率可选9600bps,可调 1bit起始位,8bit数据,1bit停止位,无校验位。
参考《VHDL硬件描述语言与与数字逻辑电路设计》

模块介绍如下
一、串口数据接收模块:特别注意一个数据位占4个clk_bps_4时钟周期。
串口数据接收控制
当数据接收端rxd出现起始位低电平,启动接收控制计数器rx_cnt,置位为8’b0111_00(28),
即rx_cnt[5:2]== 4’b0111(7),rx_cnt[1:0] == 2'b00(0);一个计数周期开始,伴随clk_bps_4, rx_cnt加1(每一个数据位加4)
串口接收数据移位控制(关键采样点得选取)
每当rx_cnt[1:0] == 2'b01,为了保证在rxd一位数据靠近中间位置采样;每4个clk_bps_4, rx_cnt[5:2]加1当rx_cnt[5:2] == 8,9,10…、15,完成8位得数据采样,串并变换
置位标志位rxdF数据接收标志
rxd出现起始位低电平, rxdF置1,表示数据接收开始;当rx_cnt计数到8’b1111_11(63),数据接收完成, rxdF置0
置位标志位rdFULL;//接收锁存器满标志
空闲时rdFULL置0,当数据接收完成,数据锁存到do_latch,同时 rdFULL置1,向上层模块表示数据以准备OK,可以来读取;rd置0,表示上层模块开始读取数据,rdFULL置0,表示数据已读走
二、串口数据发送模块:数据发送依赖于wr(低电平有效)
空闲时wr置1,数据发送时wr产生低电平脉冲,wr上升沿将数据锁存到din_latch;
串口数据发送控制:
wr由0跳变为1后,启动发送控制计数器tx_cnt,置位为8’b0111_00(28),
即tx_cnt[5:2]== 4’b0111(7), tx_cnt[1:0] == 2'b00(0);一个计数周期开始,伴随clk_bps_4, tx_cnt加1(每一个数据位加4)
串口发送数据移位控制
每4个clk_bps_4, tx_cnt[5:2]加1当tx_cnt[5:2] ==7,8,9,10…、15,完成一位起始位,8位得数据位发送,随后txd置1(停止位),完成并串转换
置位标志位txdF,tdEMPTY //发送完成标志
当写数据到发送寄存器din_latch时,txdF,tdEMPTY置0; 当tx_cnt计数到8’b1111_11(63),数据发送完成,txdF,tdEMPTY置1;
三、串口数据自收发控制模块
当rdFULL == 1&& tdEMPTY == 1(rdFULL == 1表示数据准备OK,tdEMPTY == 1表示上次发送已完成) ,rd,wr产生低脉冲,rd置0,数据读取到DATA,wr置0使能发送数据控制,低脉冲将DATA锁存到din_latch
四、波特率发生模块:
针对9600bps,生成4倍于波特率38、4KHz得时钟信号,用于采样
代码如下:串口数据自收发控制模块
module UART(clk, rst_n, rxd, txd, LED1 );
input clk; //时钟周期50MHz
input rst_n; //低电平复位
input rxd; //串口引脚输入<接收发送>PC
output reg LED1;//lED测试用
/****************************************/
wire tdEMPTY;//发送寄存器空标志
reg wr;//发送使能信号
reg [7:0]DATA;
wire clk_bps_4;//4倍于波特率时钟信号
reg[1:0] wr_cnt;//wr低电平计数
reg rd;//读接收锁存器信号
wire[7:0] do_latch;//接收数据锁存
wire rdFULL;//接收锁存器满标志
reg[1:0] rd_cnt;//rd低电平计数
/*当rdFULL == 1&& tdEMPTY == 1(rdFULL == 1表示接收锁锁存器数据准备OK,tdEMPTY == 1表示上次发送已完成),
rd,wr产生低脉冲,rd置0,do_latch数据读取到DATA,wr置0用于使能发送数据控制,低脉冲将DATA锁存到din_latch*/
always(posedge clk_bps_4 or negedge rst_n)
begin
if(!rst_n)
begin
rd <= 1;
wr <= 1;
wr_cnt <= 0;
rd_cnt <= 0;
end
else
begin
if(rdFULL == 1)
begin
rd <= 0;
wr <= 0;
wr_cnt <= 0;
rd_cnt <= 0;
DATA <= do_latch;
end
if(rd == 0)//产生rd低电平 2个clk_bps_4周期
begin
rd_cnt <= rd_cnt + 1;
if(rd_cnt == 3)
rd <= 1;
end
if(wr == 0)//产生wr低电平 2个clk_bps_4周期
begin
wr_cnt <= wr_cnt + 3;
if(wr_cnt == 1)
wr <= 1;
end
end
end
/*发送*/
Uart_TX tx( 、rst_n(rst_n),
、clk_bps_4(clk_bps_4),
、wr(wr),
、tdEMPTY(tdEMPTY),
、DATA(DATA),
、txd(txd)
);//output to tx_m
/*接收*/
Uart_RX rx( 、rstn(rst_n),
、clk_bps_4(clk_bps_4),
、rd(rd),
、rdFULL(rdFULL),
、do_latch(do_latch),
、rxd(rxd)
);
/*针对9600bps,生成38、4KHz得时钟信号,用于接收数据采样与数据发送*/
Baudrate baud(、clk(clk),
、rst_n(rst_n),
、clk_bps_4(clk_bps_4));
Endmodule
串口数据接收模块:
module Uart_RX(rst_n, clk_bps_4, rd, rdFULL, do_latch, rxd);
input rst_n; //低电平复位
input clk_bps_4; //4倍于波特率时钟信号即一个数据位占4个时钟周期
input rd;//接收使能,低电平有效
output reg[7:0] do_latch;//接收数据锁存
output reg rdFULL;//接收锁存器满标志
input rxd;//串口引脚输入
reg[7:0] data_r = 8'bx; //接收数据寄存器
reg[5:0] rx_cnt;
reg rxdF;//数据接收标志,RX模块内部信号
/*当数据接收端rxd出现起始位低电平,启动接收控制计数器rx_cnt,置位为8’b0111_00(28),
即rx_cnt[5:2]== 4’b0111(7),rx_cnt[1:0] == 2'b00(0);
一个计数周期开始,伴随clk_bps_4, rx_cnt加1(每一个数据位加4)*/
always(posedge clk_bps_4 or negedge rst_n)
begin
if(!rst_n)
begin rx_cnt <= 0; end
else if(rx_cnt <= 27 && rxd == 0)
begin rx_cnt <= 28; end
else if(rx_cnt <= 27 && rxd == 1)//串口无数据时,rx_cnt保持0
begin rx_cnt <= 0; end
else
begin rx_cnt <= rx_cnt + 1;end
end
/*空闲时rdFULL置0,当数据接收完成,数据锁存到do_latch,
同时 rdFULL置1,向上层模块表示数据以准备OK,可以来读取;
rd置0,表示上层模块开始读取数据,rdFULL置0,表示数据已读走*/
always(posedge clk_bps_4 or negedge rst_n)//置位标志位 rdFULL
begin
if(!rst_n)
begin rdFULL <= 0; end
else if(rd == 0)
begin rdFULL <= 0; end
else if(rxdF == 1 && rx_cnt == 63)
begin
do_latch <= data_r;//数据锁存
rdFULL <= 1;//锁存器数据准备OK
end
end
/*rxd出现起始位低电平, rxdF置1,表示数据接收开始;
当rx_cnt计数到8’b1111_11(63),数据接收完成, rxdF置0*/
always(posedge clk_bps_4 or negedge rst_n)//置位标志位 rxdF
begin
if(!rst_n)
begin rxdF <= 0; end
else if(rxd == 0)//拉低表示有数据来
begin rxdF <= 1;end
else if(rxdF == 1 && rx_cnt == 63)
begin rxdF <= 0;end
end
/*每当rx_cnt[1:0] == 2'b01,为了保证在rxd一位数据靠近中间位置采样;
每4个clk_bps_4, rx_cnt[5:2]加1当rx_cnt[5:2] == 8,9,10…15,完成8位得数据采样,串并变换*/
always(posedge clk_bps_4)//数据接收
begin
if( rx_cnt[1:0] == 2'b01 )
case(rx_cnt[5:2])
//4'd7:rxd==0;起始位
4'd8:data_r[0] <= rxd;// 低第1位
4'd9:data_r[1] <= rxd;// 第2位
4'd10:data_r[2] <= rxd;// 第3位
4'd11:data_r[3] <= rxd;// 第4位
4'd12:data_r[4] <= rxd;// 第5位
4'd13:data_r[5] <= rxd;// 第6位
4'd14:data_r[6] <= rxd;// 第7位
4'd15:data_r[7] <= rxd;//高第8位
endcase
end
endmodule
串口数据发送模块:
module Uart_TX(rst_n, clk_bps4,wr,tdEMPTY, DATA, txd);
input rst_n; //低电平复位
input clk_bps_4; //4倍于波特率时钟信号
input [7:0]DATA;
input wr;//发送使能信号
output reg tdEMPTY;//发送寄存器空标志 对外输出
output txd;//串口引脚输出
reg txdF;//发送完成标志 模块内部信号
reg txd_r; //发送寄存器
reg[7:0] din_latch;//发送数据锁存
reg[5:0] tx_cnt;//发送计数器
/*空闲时wr置1,数据发送时wr产生低电平脉冲wr上升沿将数据锁存到din_latch;*/
always(posedge wr)
begin
//din_latch <= 8'hAB;
din_latch <= DATA;
end
/*wr由0跳变为1后,启动发送控制计数器tx_cnt,置位为8’b0111_00(28),
即tx_cnt[5:2]== 4’b0111(7), tx_cnt[1:0] == 2'b00(0);
一个计数周期开始,伴随clk_bps_4, tx_cnt加1(每一个数据位加4)*/
always(posedge clk_bps_4 or negedge rst_n)
begin
if(!rst_n)
begin tx_cnt <= 0; end
else if(tx_cnt <= 27)
begin
if(tdEMPTY == 0 && wr == 1)
begin tx_cnt <= 28;end
else begin tx_cnt <= 0; end
end
else
begin tx_cnt <= tx_cnt + 1;end
end
/*当写数据到发送寄存器din_latch时,txdF,tdEMPTY置0;
当tx_cnt计数到8’b1111_11(63),数据发送完成,txdF,tdEMPTY置1;*/
always(posedge clk_bps_4 or negedge rst_n)
begin
if(!rst_n)
begin
txdF <= 1;
tdEMPTY <= 1;
end
else if(wr == 0)
begin
txdF <= 0;
tdEMPTY <= 0;
end
else if(txdF == 0 && tx_cnt == 63)
begin
txdF <= 1;
tdEMPTY <= 1;
end
end
/*每4个clk_bps_4, tx_cnt[5:2]加1当tx_cnt[5:2] ==7,8,9,10…15,
完成一位起始位,8位得数据位发送,随后txd置1(停止位),完成并串转换*/
always(posedge clk_bps_4 or negedge rst_n)
if(!rst_n)
begin
txd_r <= 1;
end
else
begin
case(tx_cnt[5:2])
4'd7:txd_r <= 1'b0; //起始位0
4'd8:txd_r <= din_latch[0]; //低第1位
4'd9:txd_r <= din_latch[1]; // 第2位
4'd10:txd_r <= din_latch[2];// 第3位
4'd11:txd_r <= din_latch[3];// 第4位
4'd12:txd_r <= din_latch[4];// 第5位
4'd13:txd_r <= din_latch[5];// 第6位
4'd14:txd_r <= din_latch[6];// 第7位
4'd15:txd_r <= din_latch[7];//高第8位
default:txd_r <= 1;
endcase
end
assign txd = txd_r;
endmodule
波特率发生模块:
/*针对9600bps,生成4倍于波特率38、4KHz得时钟信号,用于采样*/
module Baudrate(clk, rst_n,clk_bps_4);
input clk; //时钟周期50MHz
input rst_n; //低电平复位
output clk_bps_4; //38、4KHz时钟信号 9600*4
reg clk_bps_4;
reg [12:0] bps_cnt; //波特率产生时计数
parameter N=1302;//分频系数 9600bps
always(posedge clk or negedge rst_n)
begin
if(!rst_n) begin clk_bps_4 <= 0; bps_cnt <= 0;end
else
begin
if(bps_cnt == N/2 1)
begin clk_bps_4 <= ~clk_bps_4; bps_cnt <= 0;end
else
begin bps_cnt <= bps_cnt + 1;end
end
end
endmodule
Modelsim仿真波形图:rxd端输入数据,txd发送

连接PC 串口助手