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高速PCB设计心得 1、一：前言一：前言随着PCB系统的向着高密度和高速度的趋势不断的进展，电源的完好性问题，信号的完好性问题SI，以及EMI，EMC的问题越来越突出，严峻的影响了系统的性能甚至功能的实现。所谓高速并没有精确的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波重量越丰富，当然就越简洁引起SI，EMC，EMI的问题。本文依据以往的一些阅历在以下几个方面对高速PCB的设计提出一些看法，期望对各位同事能有所关怀。?电源在系统设计中的重要性?不同传输线路的设计规章?电磁干扰的产生以及避开措施二：电源的完好性二：电源的完好性1供电电压的压降问题 2、。供电电压的压降问题。随着芯片工艺的提高，芯片的内核电压及IO电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题或许不是很突出，但假设内核电压比较小，功耗又比较大的状况下，电源路径上的哪怕是0.1V的压降都是不允许的，比方说ADI公司的TS201内核电压只有1.2V，内核供电电流要2.68A，假设路径上有0.1欧姆的电阻，电压将会有0.268V的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应当尽量的保持电流的畅通， 3、如以下图1和图2的比较，很明显图2中选择的热焊盘要强于图1。b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺当的流过，避开产生过大的压降，关于电流大小和所流经铜厚的关系如表1所示。表11oz.铜即35微米厚，2oz.70微米,类推举例说，线宽0.025英寸，承受2oz.盎斯的铜，而允许温升30度，那查表可知，最大平安电流是4.0A。2同步开关噪声的问题。同步开关噪声的问题。同步开关噪声SimultaneousSwitchNoise，简称SSN是指当器件处于开关状态，产生瞬间转变的电流di/dt，在经过回流途径上存在的电感时，形成沟通压降，从 4、而引起噪声，所以也称为i噪声。开关速度越快，瞬间电流转变越显著，电流回路上的电感越大，那么产生的SSN越严峻。根本公式为：VSSN=NLLoop(dI/dt)公式1。其中I指单个开关输出的电流，N是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。假设是由于封装电感而引起地平面的波动，造成芯片地和系统地不全都，芯片的地被抬高这种现象我们称为地弹Groundbounce。同样，假设是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹PowerBounce。假设芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动力气的降低 5、，电路速度会减慢。由公式1可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四局部组成。所以见小VSSN的方法主要有以下几种方式。a:降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，由于电路设计的方向就是更快，更密。b:降低系统供应电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。c:降低芯片封装中的电源和地管脚的电感，比方增加电源/地的管脚数目，减短引线长度，尽可能承受大面积铺铜。d:增加电源和地的相互耦合电感也可以减小 6、回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。3.地的分割原那么地的分割原那么任何一根信号线中的电流都要通过和它接近的地平面来回到它的驱动端，所以我们进展地的分割的时候要避开避开割断高速信号的回留路径，如以下图3所示：图3上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI问题，以及会给信号线的阻抗匹配产生影响。三：不同传输线路的设计规章三：不同传输线路的设计规章依据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB的内层，有两层介质相临，信号传输速度 7、比微带线要慢，但是EMI，EMC以及串扰等性能要好的多，所以建议高速信号都走成带状线。依据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗把握，差分对间的线长要有严格的把握。下面分别对影响单端线和差分线性能的因素进展一下分析。1单端线反射的形成以及消退方法单端线反射的形成以及消退方法我们知道假设源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，假设终端和源端阻抗不匹配那么将会引起信号的反射，局部信号还会辐射出去造成EMI问题。图4那么什么时候反射不用考虑，什么时候不得不考虑呢？如图所示 8、，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，有的文档将沿跳变时间=四分之一Tp做为把信号线看成微波中传输线的条件假设2Tp小于信号沿的跳边时间的话，反射因素就不用考虑，由于不会影响电平的推断，只会使沿的跳变不规章。相反的假设2Tp大于信号沿跳变的时间，那么反射会在放射端形成振铃现象，会影响到电平的推断，所以要考虑影响。信号线在介质中的传输速度为：公式2公式2为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：公式3假设信号线过长那么反射因素就不得不考虑。解决的方法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5为串联电阻之前 9、的波形，图6为串联电阻之后的波形。2影响信号间串扰的因素及解决方法。影响信号间串扰的因素及解决方法。串扰是信号传输中常见的问题，有些说法只要把握间距是线宽的3倍就可以了，也就是常说的3W原那么，这种说法只是说间距越大越好，但还是不够全面。图7由图7可知除了和线间距D有关，还和走线层和参考平面的高度H有关。D越大越好，H越小越好。随着PCB的密度越来越高，有时候不能满足3W原那么，这就要依据系统的实际状况，看多大的串扰能够忍受，另外由于工艺的缘由H也不能太小，一般都不要小于5mil。图8和图9为调整线间距和H前后的比照。3差分线阻抗匹配和走线应留意事项差分线阻抗匹配和走线应 10、留意事项现今LVDS走线越来越流行，主要缘由是由于它是承受一对线对一个信号进展传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消退。另外就是由于它的低功耗，LVDS一般都承受电流驱动，电压幅度才350mvpp。当然它也有缺点就是需要2倍宽度的走线数来传输数据。差分线一般传输信号的速度都比较快，所以要进展严格的阻抗把握，一般都把握在100欧姆。以下图10为一个差分传输模型，其中Z11和Z22分别为两跟信号线的特性阻抗，K为另外一跟线对自己的耦合系数。I为线上的电流。图101线上任意一点的电压为V1=Z11*i1+Z11*i1*K2线上任意一 11、点的电压为V2=Z22*i2+Z22*i2*K由于Z11=Z22=Z0，i1=-i2,所以V1和V2大小相等方向相反。所以差分阻抗为Zdiff=2*Z0*1-K公式4由公式4可知差分阻抗不仅和单跟线的特性阻抗Z0有关，还和耦合系数K有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。以下图11为等长的抱负的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会毁灭误码。而图12为其中一跟线的延时比另一跟要长的情形，这样再相减误码很简洁产生。.pcbtec 12、图11图12由于布线工具和器件本身以及工艺的缘由很难做到没一对线和对与对之间的线都匹配，至于相差多少适宜，并没有严格的公式，即使有也要具体状况具体分析，不行能都使用。依据以往的调试阅历当信号工作在500MHZ800MHZ之间时，对内相差80mil，对间和时钟相差+-250mil，不会毁灭问题。仅做参考。四：电磁干扰的产生及避开措施四：电磁干扰的产生及避开措施EMI即电磁辐射是很常见的问题，主要削减电磁辐射的方法有以下几种方法：a：屏蔽。在比较敏感或高速的信号四周用地平面进展屏蔽，每格1000mil打一个地孔。b：避开或减小信号的环路面积。由电磁场理论可知转变的电场产生转变的磁场，当开关频率很 13、高的时候，会由环路向外辐射电磁能量，也简洁接收外面的磁场，就象是一个天线，所以应当尽量避开。c：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。五：总结五：总结随着PCB密度，速度的提高，以及工艺方面的限制，信号完好性问题，以及电磁兼容问题会越来越突出，但只要我们依据确定的设计准那么，通过一些仿真软件比方说Hyperlynx，还是可以把高速设计问题很好的解决。第 12 页