UART串口通信实验报告.doc

实验四 UART串口通信
学院:研究生院 学号:1400030034 姓名:张秋明
一、 实验目得及要求
设计一个UART串口通信协议,实现“串<-->并”转换功能得电路,也就就是“通用异步收发器”。
二、 实验原理
UART就是一种通用串行数据总线,用于异步通信。该总线双向通信,可以实现全双工传输与接收。在嵌入式设计中,UART用来主机与辅助设备通信,如汽车音响与外接AP之间得通信,与PC机通信包括与监控调试器与其它器件,如EEPROM通信。
UART作为异步串口通信协议得一种,工作原理就是将传输数据得每个字符一位接一位地传输。
其中各位得意义如下:
起始位:先发出一个逻辑”0”得信号,表示传输字符得开始。
资料位:紧接着起始位之后。资料位得个数可以就是4、5、6、7、8等,构成一个字符。通常采用ASCII码。从最低位开始传送,靠时钟定位。
奇偶校验位:资料位加上这一位后,使得“1”得位数应为偶数(偶校验)或奇数(奇校验),以此来校验资料传送得正确性。
停止位:它就是一个字符数据得结束标志。可以就是1位、1、5位、2位得高电平。 由于数据就是在传输线上定时得,并且每一个设备有其自己得时钟,很可能在通信中两台设备间出现了小小得不同步。因此停止位不仅仅就是表示传输得结束,并且提供计算机校正时钟同步得机会。适用于停止位得位数越多,不同时钟同步得容忍程度越大,但就是数据传输率同时也越慢。 
空闲位:处于逻辑“1”状态,表示当前线路上没有资料传送。
波特率:就是衡量资料传送速率得指标。表示每秒钟传送得符号数(symbol)。一个符号代表得信息量(比特数)与符号得阶数有关。例如资料传送速率为120字符/秒,传输使用256阶符号,每个符号代表8bit,则波特率就就是120baud,比特率就是120*8=960bit/s。这两者得概念很容易搞错。
三、 实现程序
library ieee;
use ieee、std_logic_1164、all;
use ieee、std_logic_arith、all;
use ieee、std_logic_unsigned、all;
entity uart is
port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
rs232_rx: in std_logic; --RS232接收数据信号;
rs232_tx: out std_logic --RS232发送数据信号;);
end uart;
architecture behav of uart is
ponent uart_rx port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
rs232_rx: in std_logic; --RS232接收数据信号
clk_bps: in std_logic; --此时clk_bps得高电平为接收数据得采样点
bps_start:out std_logic; --接收到数据后,波特率时钟启动置位
rx_data: out std_logic_vector(7 downto 0); --接收数据寄存器,保存直至下一个数据来到
rx_int: out std_logic --接收数据中断信号,接收数据期间时钟为高电平,传送给串口发送);
end ponent;
ponent speed_select port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
clk_bps: out std_logic; --此时clk_bps得高电平为接收或者发送数据位得中间采样点
bps_start:in std_logic --接收数据后,波特率时钟启动信号置位);
end ponent;
ponent uart_tx port(clk : in std_logic; --系统时钟
rst_n: in std_logic; -复位信号
rs232_tx: out std_logic; --RS232接收数据信号
clk_bps: in std_logic; --此时clk_bps得高电平为接收数据得采样点
bps_start:out std_logic; --接收到数据后,波特率时钟启动置位
rx_data: in std_logic_vector(7 downto 0); --接收数据寄存器,保存直至下一个数据来到
rx_int: in std_logic --接收数据中断信号,接收数据期间时钟为高电平,传送给串口发送模块,使得串口正在进行接收数据得时候,发送模块不工作,避免了一个完整得数据(1位起始位、8位数据位、1位停止位)还没有接收完全时,发送模块就已经将不正确得数据传输出去);
end ponent;
signal bps_start_1:std_logic;
signal bps_start_2:std_logic;
signal clk_bps_1:std_logic;
signal clk_bps_2:std_logic;
signal rx_data:std_logicvector(7 downto 0);
signal rx_int:std_logic;
begin
RX_TOP: uart_rx port map(clk=>clk,
rst_n=>rst_n,
rs232_rx=>rs232_rx,
clk_bps=>clk_bps_1,
bps_start=>bps_start_1,
rx_data=>rx_data,
rx_int=>rx_int
);
SPEED_TOP_RX: speed_select port map(clk=>clk,
rst_n=>rst_n,
clk_bps=>clk_bps_1,
bps_start=>bps_start_1
);
TX_TOP:uart_tx port map(clk=>clk, --系统时钟
rst_n=>rst_n, --复位信号
rs232_tx=>rs232_tx, --RS232发送数据信号
clk_bps=>clk_bps_2, --此时clk_bps得高电平为发送数据得采样点
bps_start=>bps_start_2, --接收到数据后,波特率时钟启动置位
rx_data=>rx_data, --接收数据寄存器,保存直至下一个数据来到
rx_int=>rx_int --接收数据中断信号,接收数据期间时钟为高电平,传送给串口发送模块,使得串口正在进行接收数据得时候,发送模块不工作,避免了一个完整得数据(1位起始位、8位数据位、1位停止位)还没有接收完全时,发送模块就已经将不正确得数据传输出去);
SPEED_TOP_TX: speed_select port map(clk=>clk,
rst_n=>rst_n,
clk_bps=>clk_bps_2,
bps_start=>bps_start_2
);
end behav;
------------------------------------------------------------------------------
---------------------------------3个子模块---------------------------------------------
---------------------------------异步接收模块-------------------------------------------
library ieee;
use ieee、std_logic_1164、all;
use ieee、std_logic_unsigned、all;
entity uart_rx is
port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
rs232_rx: in std_logic; --RS232接收数据信号
clk_bps: in std_logic; --此时clk_bps得高电平为接收数据得采样点
bps_start:out std_logic; --接收到数据后,波特率时钟启动置位
rx_data out std_logic_vector(7 downto 0); --接收数据寄存器,保存直至下一个数据来到
rx_int: out std_logic --接收数据中断信号,接收数据期间时钟为高电平,传送给串口发送模块,使得串口正在进行接收数据得时候,发送模块不工作,避免了一个完整得数据(1位起始位、8位数据位、1位停止位)还没有接收完全时,发送模块就已经将不正确得数据传输出去);
end uart_rx;
architecture behav of uart_rx is
signal rs232rx0: std_logic;
signal rs232_rx1: std_logic;
signal rs232_rx2: std_logic;
signal rs232_rx3: std_logic;
signal neg_rs232_rx:std_logic;
signal bps_start_r:std_logic;
signal num:integer;
signal rx_data_r:std_logic_vector(7 downto 0); --串口接收数据寄存器,保存直至下一个数据到来
begin
process(clk,rst_n)
begin
if (rst_n='0')then
rs232_rx0<='0';
rs232_rx1<='0';
rs232_rx2<='0';
rs232_rx3<='0';
else
if (rising_edge(clk)) then
rs232_rx0<=rs232_rx;
rs232_rx1<=rs232_rx0;
rs232_rx2<=rs232_rx1;
rs232_rx3<=rs232_rx2;
end if;
end if;
neg_rs232_rx <=rs232_rx3 and rs232_rx2 and not(rs232_rx1)and not(rs232_rx0);
end process;
process(clk,rst_n)
begin
if (rst_n='0')then
bps_start_r<='0';
rx_int<='0';
else
if (rising_edge(clk)) then
if(neg_rs232_rx='1') then --接收到串口数据线rs232_rx得下降沿标志信号
bps_start_r<='1'; --启动串口准备数据接收
rx_int<='1'; --接收数据中断信号使能
else if((num= 15) and (clk_bps='1')) then --接收完有用数据信息
bps_start_r<='0'; --数据接收完毕,释放波特率启动信号
rx_int<='0'; --接收数据中断信号关闭
end if;
end if;
end if;
end if;
bps_start<=bps_start_r;
end process;
process(clk,rst_n)
begin
if (rst_n='0')then
rx_data_r<="00000000";
rx_data<="00000000";
num<=0;
else
if (rising_edge(clk)) then
if(clk_bps='1')then
num<=num+1;
case num is
when 1=>rx_data_r(0)<=rs232_rx;--锁存第0bit
when 2=>rx_data_r(1)<=rs232_rx;--锁存第0bit
when 3=>rx_data_r(2)<=rs232_rx;--锁存第0bit
when 4=>rx_data_r(3)<=rs232_rx;--锁存第0bit
when 5=>rx_data_r(4)<=rs232_rx;--锁存第0bit
when 6=>rx_data_r(5)<=rs232_rx;--锁存第0bit
when 7=>rx_data_r(6)<=rs232_rx;--锁存第0bit
when 8=>rx_data_r(7)<=rs232_rx;--锁存第0bit
when 10=>rx_data<=rx_data_r;
when 11=>num<=15;
when others=>null;
end case;
if(num=15) then
num<=0;
end if;
end if;
end if;
end if;
end process;
end behav;
---------------------------------波特率控制模块-----------------------------------------
library ieee;
use ieee、std_logic_1164、all;
use ieee、std_logic_arith、all;
use ieee、std_logic_unsigned、all;
entity speed_select is
port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
clk_bps: out std_logic; --此时clk_bps得高电平为接收或者发送数据位得中间采样点
bps_start:in std_logic --接收数据后,波特率时钟启动信号置位或者开始发送数据时,波特率时钟启动信号置位);
end speed_select;
architecture behav of speed_select is
signal cnt:std_logic_vector(12 downto 0);
signal clk_bps_r:std_logic;
constant BPS_PARA:integer:=5207;
constant BPS_PARA_2:integer:=2603;
begin
process(clk,rst_n)
begin
if (rst_n='0')then
cnt<="00";
else
if (rising_edge(clk)) then
if((cnt=BPS_PARA)or(bps_start='0')) then
cnt<="00"; --波特率计数器清零
else
cnt<=cnt+'1'; --波特率时钟计数启动
end if;
end if;
end if;
end process;
process(clk,rst_n)
begin
if (rst_n='0')then
clk_bps_r<='0';
else

if (rising_edge(clk)) then
if(cnt=BPS_PARA_2) then
clk_bps_r<='1'; --clk_bps_r高电平为接收数据位得中间采样点,同时也作为发送数据得数据改变点
else
clk_bps_r<='0'; --波特率计数器清零
end if;
end if;
end if;
clk_bps<=clk_bps_r;
end process;
end behav;
-----------------------------异步发送模块 -------------------------------------------
library ieee;
use ieee、std_logic_1164、all;
use ieee、std_logic_unsigned、all;
entity uart_tx is
port(clk : in std_logic; --系统时钟
rst_n: in std_logic; --复位信号
rs232_tx: out std_logic; --RS232接收数据信号
clk_bps: in std_logic; --此时clk_bps得高电平为接收数据得采样点
bps_start:out std_logic; --接收到数据后,波特率时钟启动置位
rx_data: in std_logic_vector(7 downto 0); --接收数据寄存器,保存直至下一个数据来到
rx_int: in std_logic --接收数据中断信号接收数据期间时钟为高电平,传送给串口发送模块,使得串口正在进行接收数据得时候,发送模块不工作,避免了一个完整得数据(1位起始位、8位数据位、1位停止位)还没有接收完全时,发送模块就已经将不正确得数据传输出去);
end uart_tx;
architecture behav of uart_tx is
signal rx_int0: std_logic;
signal rx_int1: std_logic;
signal rx_int2: std_logic;
signal neg_rx_intstd_logic;
signal bps_start_r:std_logic;
signal num:integer;
signal tx_data:std_logic_vector(7 downto 0); --串口接收数据寄存器,保存直至下一个数据到来
begin
process(clk,rst_n)
begin
if (rst_n='0')then
rx_int0<='0';
rx_int1<='0';
rx_int2<='0';
else
if (rising_edge(clk)) then
rx_int0<=rx_int;
rx_int1<=rx_int0;
rx_int2<=rx_int1;
end if;
end if;
neg_rx_int <=not(rx_int1)and (rx_int2);
end process;
process(clk,rst_n)
begin
if (rst_n='0')then
bps_start_r<='0';
tx_data<="00000000";
else
if (rising_edge(clk)) then
if(neg_rx_int='1') then --接收到串口数据线rs232_rx得下降沿标志信号
bps_start_r<='1'; --启动串口准备数据接收
tx_data<=rx_data; --接收数据中断信号使能
else if((num= 15) and (clk_bps='1')) then --接收完有用数据信息
bps_start_r<='0'; --数据接收完毕,释放波特率启动信号
end if;
end if;
end if;
end if;
bps_start<=bps_start_r;
end process;
process(clk,rst_n)
begin
if (rst_n='0')then
rs232_tx<='1';
num<=0;
else
if (rising_edge(clk)) then
if(clk_bps='1')then
num<=num+1;
case num is
when 1=>rs232_tx<='0';
when 2=>rs232_tx<=tx_data(0);--发送第1bit
when 3=>rs232_tx<=tx_data(1);--发送第2bit
when 4=>rs232_tx<=tx_data(2);--发送第3bit
when 5=>rs232_tx<=tx_data(3);--发送第4bit
when 6=>rs232_tx<=tx_data(4);--发送第5bit
when 7=>rs232_tx<=tx_data(5);--发送第6bit
when 8=>rs232_tx<=tx_data(6);--发送第7bit
when 9=>rs232_tx<=tx_data(7);--发送第8bit
when 10=>rs232_tx<='1';
when 11=>num<=15;
when others=>null;
end case;
if(num=15) then
num<=0;
end if;
end if;
end if;
end if;
end process;
end behav;
四、实验步骤
1、建立新工程UART,选择芯片,型号为cyclone ii EP2C35F484C8。
2、建立源文件,输入程序代码。
3、综合,编译。
4、进行管教分配,分配截图如下

5、把程序下载到板子,打开串口调试助手,进行实验。
五、实验结果
程序下载成功后,在串口调试助手界面中,串口设置为1,波特率设为9600,数据位设为8,然后在发送栏输入2个16进制得数据,点发送后,会在数据接收栏收到这两个数据。