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第五章第五章 触发器触发器内容介绍内容介绍 本章重点是各触发器的功能表、逻辑符号、触发本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。电平、状态方程的描述等。触发器的电路结构和动作特点触发器的电路结构和动作特点触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法触发器的动态特性触发器的动态特性5.1 概述概述能够存储能够存储1位二值信号的基本单元电路。位二值信号的基本单元电路。b.根据不同的输入信号可以置根据不同的输入信号可以置1或或0.3.分类：分类：2.触发器的特点触发器的特点：1.触发器触发器：a.具有两个能自行保持的稳定状态，用来表示逻辑状具有两个能自行保持的稳定状态，用来表示逻辑状态的态的0和和1,或二进制数的或二进制数的0和和1;按触发方式：电平触发器、脉冲触发器和边沿触发器按触发方式：电平触发器、脉冲触发器和边沿触发器按结构：基本按结构：基本SR锁存器、同步锁存器、同步SR触发器、主从触发器、触发器、主从触发器、维持阻塞触发器、边沿维持阻塞触发器、边沿触发器等触发器等按逻辑功能方式：按逻辑功能方式：SR锁存器、锁存器、JK触发器、触发器、D触发器、触发器、T触发器、触发器、T 触发器触发器5.2 SR锁存器锁存器一一、电路结构与工作原理、电路结构与工作原理1.由或非门构成由或非门构成：其电路及图形符号如图：其电路及图形符号如图4.2.1所示。所示图图4.2.1工作原理工作原理工作原理工作原理a.RD0，SD1图图4.2.1Q 0SD1RD0Q 0Q1b.RD1，SD0Q0RD1SD0Q=0Q 1锁存器的锁存器的1态态锁存器的锁存器的0态态置位端或置置位端或置1输入端输入端复位端或置复位端或置0输入端输入端c.RD0，SD0Q*0SD0Q=0Q*1若若Q0图图4.2.1Q-原态，原态，Q*-新态新态Q*1RD0Q*=0Q*0若若Q1Q*Q 保持原态保持原态d.RD1，SD1图图4.2.1QQ =0，为禁态，为禁态，也称为不定态，即也称为不定态，即RD和和SD同时去掉高电同时去掉高电平加低电平，输出状平加低电平，输出状态不定，故输入端应态不定，故输入端应该遵循该遵循RDSD00000其特性表如表其特性表如表5.2.1所示所示2.2.由与非门构成由与非门构成由与非门构成由与非门构成：功能表如表功能表如表功能表如表功能表如表5.2.25.2.2所示所示所示所示二、基本二、基本二、基本二、基本RSRS触发器动作特点触发器动作特点触发器动作特点触发器动作特点1、输入信号在任何时刻，都能直接改变输出的状态。、输入信号在任何时刻，都能直接改变输出的状态。2、抗干扰能力差、抗干扰能力差3、输入端必须遵循约束条件、输入端必须遵循约束条件二、基本二、基本二、基本二、基本RSRS触发器输出波形触发器输出波形触发器输出波形触发器输出波形已知基本已知基本RS触发器触发器SD和和RD的波形，画出的波形，画出Q和和Q端端对应的波形，对应的波形，Q的初始条件是的初始条件是Q=0图图5.2.35.3 电平触发的触发器电平触发的触发器控制信号叫做时钟信号（控制信号叫做时钟信号（Clock），简称时钟，用），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发表示。这种受时钟控制的触发器统称为时钟触发器。器。一、电路结构与工作原理一、电路结构与工作原理 图图5.3.1所示为电平触发所示为电平触发SR触发器（同步触发器（同步SR触发触发器）的基本电路结构及图形符号。器）的基本电路结构及图形符号。图图5.3.1基本基本SR锁存器锁存器输入控制门输入控制门只有在只有在CLK1时，时，SR才能起作用才能起作用二、工作原理二、工作原理二、工作原理二、工作原理1.CLK0G3和和G4输出为高电平。输出为高电平。0触发器保持原态触发器保持原态即即Q*=Q112.CLK1门门G3和和G4开启，触发器输开启，触发器输出由出由S 和和R决定。决定。a.S=0,R=010011Q*=Q 保持保持b.S=0,R=10111010Q*=0 置置0态态 c.S=1,R=01101010Q*=1 置置1态态d.S=1,R=11110011Q*=Q*=1(禁态）禁态）其功能如表其功能如表其功能如表其功能如表5.3.15.3.1所示所示所示所示三、三、电平触发方式的动作特点：电平触发方式的动作特点：1、输入信号在、输入信号在CLK1期间，期间，都能直接改变触发器的都能直接改变触发器的 状态；状态；2、抗干扰能力较低。、抗干扰能力较低。3、输入遵守约束条件、输入遵守约束条件例例5.3.1 对于同步对于同步SR触发器，电路、时钟及输入端波形触发器，电路、时钟及输入端波形如图如图5.3.3所示，若所示，若Q 0，试画出，试画出Q和和 Q 的波形的波形。解：输出波形如图解：输出波形如图5.3.3所示所示图图5.3.3CLK=0期间触发期间触发器输出状态可能器输出状态可能多次翻转多次翻转设置了异步置位端设置了异步置位端S D 和异步复位端和异步复位端R D，其电路及图，其电路及图形符号如图形符号如图5.3.2所示所示图图5.3.2当当CLK0情况下，情况下，S D 0，R D 1，Q1；S D 1，R D 1，Q0。不用设置初态时，。不用设置初态时，S D R D 1只要在只要在S D 或或R D 加入低电平，立即将触发器置加入低电平，立即将触发器置1或者置或者置0，不受时钟和输入信号的控制，不受时钟和输入信号的控制 为了适应单端输入信号的需要，有时将为了适应单端输入信号的需要，有时将S通过反相通过反相器接到器接到R上，如图上，如图5.3.5所示，这就构成了电平触发所示，这就构成了电平触发的的D触发器触发器图图5.3.5D触发器的真值表如表触发器的真值表如表5.3.2所示所示此电路称为此电路称为D锁存器锁存器特点是在特点是在CLK的有效电平期的有效电平期间输出状态始终跟随输入状间输出状态始终跟随输入状态变化，即输出与输入状态态变化，即输出与输入状态相同。相同。图图5.3.55.4 脉冲触发的触发器脉冲触发的触发器 为了避免空翻现象，提高触发器工作的可靠性，希为了避免空翻现象，提高触发器工作的可靠性，希望在每个望在每个CLK期间输出端的状态只改变一次，则在电期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。平触发的触发器的基础上设计出脉冲触发的触发器。一一、电路结构与工作原理、电路结构与工作原理 脉冲触发的脉冲触发的SR触发器是由两个同样的电平触发触发器是由两个同样的电平触发SR触发器组成触发器组成1、脉冲触发的、脉冲触发的SR触发器（主从触发器（主从SR触发器）触发器）典型电路结构形式如图典型电路结构形式如图5.4.1所示。所示。图图5.4.1图图5.4.2由由G5G8构成主触发器，构成主触发器，G1G4构成从触发器，它们通过时钟构成从触发器，它们通过时钟连在一起，连在一起，CLK从从CLK ，其，其图图形符号如图形符号如图5.4.2所示所示工作原理工作原理:图图5.4.1在在CLK1时，主触发器按时，主触发器按S、R变化变化，而从触发器保而从触发器保持状态不变；持状态不变；在在CLK由由1 0下降沿），主触发器保持，从触发（下降沿），主触发器保持，从触发器随主触发器的状态翻转，故在器随主触发器的状态翻转，故在CLK的一个周期内，的一个周期内，触发器的输出状态之可能改变一次触发器的输出状态之可能改变一次 主从主从主从主从SRSR触发器的触发器的触发器的触发器的特性表如表特性表如表特性表如表特性表如表5.4.15.4.1所示，所示，所示，所示，和电平触发的和电平触发的和电平触发的和电平触发的SRSR触发触发触发触发器相同，只是器相同，只是器相同，只是器相同，只是CLKCLK作作作作用的时间不同用的时间不同用的时间不同用的时间不同图图5.4.2表表表表5.4.15.4.1表示延表示延迟输出迟输出例例例例5.4.1 5.4.1 图为主从型图为主从型图为主从型图为主从型SRSR触发器输入信号波形，试画出触发器输入信号波形，试画出触发器输入信号波形，试画出触发器输入信号波形，试画出输出端输出端输出端输出端Q Q 和和和和Q Q 的波形，设初态为的波形，设初态为的波形，设初态为的波形，设初态为“0”0”。解：其输出波形如图解：其输出波形如图5.4.4所示所示主从主从主从主从RSRS触发器克服了同步触发器克服了同步触发器克服了同步触发器克服了同步RSRS触发器在触发器在触发器在触发器在CPCP1 1期间多次期间多次期间多次期间多次翻转的问题，但在翻转的问题，但在翻转的问题，但在翻转的问题，但在CLKCLK1 1期间，主触发器的输出仍会期间，主触发器的输出仍会期间，主触发器的输出仍会期间，主触发器的输出仍会随输入的变化而变化，随输入的变化而变化，随输入的变化而变化，随输入的变化而变化，仍存在不定态，输入信号仍遵守仍存在不定态，输入信号仍遵守仍存在不定态，输入信号仍遵守仍存在不定态，输入信号仍遵守SRSR0.0.2、主从、主从JK触发器：触发器：希望即使出现希望即使出现SR1的情况，触发器的次态也是确定的情况，触发器的次态也是确定的状态，的状态，将输出端将输出端 Q 和和 Q 反馈到输入端，这种触发器称为反馈到输入端，这种触发器称为JK触触发器（简称发器（简称JK触发器）触发器）图图图图5.4.5 5.4.5 为主从为主从为主从为主从JKJK触发器电路及其图形符号触发器电路及其图形符号触发器电路及其图形符号触发器电路及其图形符号图图图图5.4.55.4.5工作原理：工作原理：JK000主触发器保持原态，从触发器也保持原态。即主触发器保持原态，从触发器也保持原态。即Q*Q J0，K101若若Q0，Q 1Clk=1,主触发器保主触发器保持原态持原态Q*主主=Q主主=0Clk=0,从触发器也保持状态不变，即从触发器也保持状态不变，即Q*=Q=0若若Q1，Q 0在在CLK1时，主触发器时，主触发器 Q*主主=0在在CLK=0，从触发器，从触发器 Q*=0 Q*=0 J1，K010若若Q0，Q 1在在CLK1时时 Q*主主=1在在CLK=0,从触发器从触发器 Q*=1 若若Q1，Q 0在在CLK=0，从触发器即，从触发器即 Q*=1 Q*=1在在CLK1时时 Q*主主=1J1，K111若若Q0，Q 1在在CLK1时，主时，主触发器触发器 Q*主主=1在在CLK=0 时，从触发器时，从触发器 Q*=1若若Q1，Q 0在在CLK1时，主触发器时，主触发器 Q*主主=0在在CLK=0时时，从触发器，从触发器 Q*=0Q*=Q 其功能表如表其功能表如表5.4.2所示所示表表5.4.2注：在有些集成触发器中，输注：在有些集成触发器中，输入端入端J和和K不止一个，这些输不止一个，这些输入端是与的关系。如图入端是与的关系。如图5.4.6为为其逻辑符号图。其逻辑符号图。二、脉冲触发方式的动作特点二、脉冲触发方式的动作特点二、脉冲触发方式的动作特点二、脉冲触发方式的动作特点1.分两步动作：第一步在分两步动作：第一步在CLK1时，主触发器受输入时，主触发器受输入信号控制，从触发器保持原态；第二步在信号控制，从触发器保持原态；第二步在CLK 到达到达后，从触发器按主触发器状态翻转，故触发器输出状后，从触发器按主触发器状态翻转，故触发器输出状态只能改变一次；态只能改变一次；2.主从主从JK触发器在触发器在CLK1期间，主触发器只可能翻转期间，主触发器只可能翻转一次，因为收到反馈回来的输出端的影响，故在一次，因为收到反馈回来的输出端的影响，故在CLK1期间若输入发生变化时，要找出期间若输入发生变化时，要找出CLK 来到前的来到前的Q 状态，决定状态，决定Q*例例5.4.2 如图如图5.4.7所示的主从所示的主从JK触发器电路中，已知触发器电路中，已知CLK、J、K的波形如图的波形如图5.2.8所示，试画出输出端所示，试画出输出端Q和和 Q的波形的波形,初始状态初始状态Q=0。图图5.4.7例例5.4.3 已知主从已知主从JK触发器触发器的输入及时钟波形如图的输入及时钟波形如图5.4.9所示，试画出输出端所示，试画出输出端Q和和Q 波形波形图图5.4.9一次变一次变化问题化问题5.5 边沿触发器边沿触发器 由于由于JK触发器存在一次变化问题，所以抗干扰能触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于态（新态）仅决定于CLK的下降沿（或上升沿）到达时的下降沿（或上升沿）到达时刻的输入信号的状态，与刻的输入信号的状态，与CLK的其它时刻的信号无关。的其它时刻的信号无关。这样出现了各种边沿触发器。这样出现了各种边沿触发器。一、电路结构和工作原理一、电路结构和工作原理1、用两个电平触发、用两个电平触发D触发器组成的边沿触发器触发器组成的边沿触发器 电路如图所电路如图所示，其中示，其中FF1和和FF2都是电平触发都是电平触发的的D触发器，它触发器，它们之间也是通过们之间也是通过时钟相连。时钟相连。图图5.5.1图图5.3.5工作原理：工作原理：工作原理：工作原理：当当CLK0，触发器状态不变，触发器状态不变，FF1输出状态与输出状态与D相同；相同；图图5.5.1010101当当CLK1，即，即 ，触发器，触发器FF1状态与前沿到来之前状态与前沿到来之前的的D状态相同并保持（因为状态相同并保持（因为CLK10）。而与此同时，。而与此同时，FF2输出输出Q的状态的状态被置成前沿到来之前的被置成前沿到来之前的D的状态的状态，而，而与其它时刻与其它时刻D的状态无关。的状态无关。2.利用利用CMOS传输门的边沿触发器传输门的边沿触发器电路如图电路如图5.5.2所示所示图图5.5.201001010101DD D图图5.5.210110101010DD D D故这是一个上升沿触发的故这是一个上升沿触发的D触发器触发器图图5.5.2其功能表如表其功能表如表其功能表如表其功能表如表5.5.15.5.1所示所示所示所示1 1X X1 10 0X X0 0X XX XX X表表表表5.5.15.5.1 为了实现异步置位和复位功能，则为了实现异步置位和复位功能，则引入了引入了SD和和RD置位端和复位端，当置位端和复位端，当 SD1，RD0时，时，Q1（置位）；当（置位）；当 SD0，RD1时，时，Q0（复位）。正常（复位）。正常工作加低电平工作加低电平图图5.5.3图图5.5.4二、动作特点：二、动作特点：输出端状态的转换发生在输出端状态的转换发生在CLK的上升沿到来时刻，的上升沿到来时刻，而且触发器的输出状态仅仅决定而且触发器的输出状态仅仅决定CLK上升沿到达时的上升沿到达时的输入状态，而与此前后的状态无关输入状态，而与此前后的状态无关例例5.5.1 边沿触发器中，若边沿触发器中，若D和和CLK的波形已知。试画的波形已知。试画出出Q端的电压波形，设初始状态端的电压波形，设初始状态Q=0注：注：1.边沿触发器也有边沿触发器也有JK触发器，如利用传输时间的触发器，如利用传输时间的边沿触发器就是边沿边沿触发器就是边沿JK触发器，它是在触发器，它是在CLK的下降沿的下降沿动作的。其逻辑符号和特性表如图动作的。其逻辑符号和特性表如图5.5.6所示。所示。2.边沿触发器的边沿触发器的共同动作特点共同动作特点是是触发器的次触发器的次态仅取决于态仅取决于CP信号的上升沿信号的上升沿或下降沿到达或下降沿到达时输入的逻辑时输入的逻辑状态状态三、三、三、三、维持阻塞维持阻塞维持阻塞维持阻塞触发器触发器触发器触发器*(自学）自学）自学）自学）维持阻维持阻塞触发器是另塞触发器是另一种边沿触发一种边沿触发器，其内部门器，其内部门电路主要为电路主要为TTLTTL电路。电路。维持阻塞结构维持阻塞结构的的D触发器如触发器如图图5.5.5所示。所示。1.电路结构及功电路结构及功能表：能表：功能表如表功能表如表5.5.2所示。所示。表表5.5.2其中：其中：其中：其中：线为置线为置1线；线；为置为置0维维持线和置持线和置1阻塞线；阻塞线；置置0阻塞线。阻塞线。S D置位端，低电平有置位端，低电平有效；效；R D复位端，也复位端，也是低电平有效。正常工是低电平有效。正常工作时接高电平作时接高电平2.工作原理：工作原理：四、四、利用传输延迟时间的利用传输延迟时间的边沿触发器边沿触发器(不讲，自学）不讲，自学）5.6 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法5.6.1 触发器按逻辑功能的分类触发器按逻辑功能的分类一一、SR触发器触发器 按照逻辑功能触发器可分为按照逻辑功能触发器可分为SR触发器、触发器、JK触发器、触发器、D触发器、触发器、T 触发器和触发器和T 触发器触发器 凡在时钟信号作用下，具有如表凡在时钟信号作用下，具有如表5.6.1的功能的触发器称为的功能的触发器称为SR触发器触发器表表5.6.12.约束条件约束条件1.定义：定义：3.特性方程：特性方程：由特性表和约束条件画出输出由特性表和约束条件画出输出端端Q*的卡诺图为的卡诺图为表表5.6.1111则可写出触发器输出端的方程为则可写出触发器输出端的方程为则可写出触发器输出端的方程为则可写出触发器输出端的方程为SR触发器的特性方程。触发器的特性方程。图图5.6.1被称为称为被称为称为SR触发器的状态转换图。触发器的状态转换图。注：描述触发器逻辑功能的方法有注：描述触发器逻辑功能的方法有特性表、特性方程和状态转换图。特性表、特性方程和状态转换图。4.状态转换图：状态转换图：将触发器的特性表用图形方式表现出来，即为状将触发器的特性表用图形方式表现出来，即为状态转换图态转换图图图5.6.15.5.逻辑符号逻辑符号逻辑符号逻辑符号 图图5.6.2为为SR触发器的逻辑符触发器的逻辑符号号图图5.6.2二二、JK触发器触发器1.定义：定义：凡在时钟信号作凡在时钟信号作用下，具有如表用下，具有如表5.6.2的功能的触发器称为的功能的触发器称为JK触发器触发器表表5.6.22.2.特性方程：特性方程：特性方程：特性方程：由特性表可得输出端卡诺图为由特性表可得输出端卡诺图为表表5.6.21111特性方程为特性方程为特性方程为特性方程为3.状态转换图：状态转换图：由特性表可得状态转换图如图由特性表可得状态转换图如图5.6.3所示所示图图5.6.3表表5.6.24.逻辑符号：逻辑符号：逻辑符号如图逻辑符号如图5.6.4所示，主从结构的触发器是在时所示，主从结构的触发器是在时钟的下降沿动作钟的下降沿动作图图5.6.4三三、T 触发器触发器2.特性方程：特性方程：凡在时钟信号作用下，具有表凡在时钟信号作用下，具有表5.6.3所示功能的触发所示功能的触发器称为器称为T 触发器触发器1.定义：定义：由特性表可得由特性表可得其逻辑符号如图其逻辑符号如图5.6.6所示，为所示，为边沿触发器，时钟下降沿触发边沿触发器，时钟下降沿触发3.状态转换图：状态转换图：由特性表可得状态转换图如图由特性表可得状态转换图如图5.6.5所示所示图图5.6.54.逻辑符号：逻辑符号：图图5.6.6四四四四 、D D触发器触发器触发器触发器2.特性方程：特性方程：凡在时钟信号作用下，具有表凡在时钟信号作用下，具有表5.6.4所示功能的触发所示功能的触发器称为器称为D触发器触发器1.定义：定义：由特性表可得由特性表可得3.状态转换图：状态转换图：其逻辑符号如图其逻辑符号如图5.6.8所示，为所示，为边沿触发器，时钟上升沿触发边沿触发器，时钟上升沿触发 由特性表可得状态转换图如图由特性表可得状态转换图如图5.6.7所示所示4.逻辑符号：逻辑符号：图图5.6.7图图5.5.8例例5.6.1 利用利用JK触发器构成触发器构成D触发器和触发器和T触发器。触发器。解：解：三个触发器的状态方程为三个触发器的状态方程为其电路如图其电路如图5.6.9所示所示5.6.2 触发器的电路结构和逻辑功能、触发方式触发器的电路结构和逻辑功能、触发方式的关系的关系一、电路结构和逻辑功能一、电路结构和逻辑功能 触发器的电路结构和逻辑功能之间不存在固定的触发器的电路结构和逻辑功能之间不存在固定的对应关系对应关系 如如SR触发器可以是电平触发的同步结构，也有脉触发器可以是电平触发的同步结构，也有脉冲触发的主从结构冲触发的主从结构同步同步SR触发器触发器主从结构的主从结构的主从结构的主从结构的SRSR触发器触发器触发器触发器图图5.4.1同样的同样的JK触发器有主从结构的和维持阻塞结构的触发器有主从结构的和维持阻塞结构的二、电路结构和触发方式二、电路结构和触发方式 触发器的触发方式是由电路结构决定的，即电路触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系结构形式与触发方式之间有固定的对应关系如如同步同步同步同步SR触发器属于电平触触发器属于电平触发，在发，在CLK1触发器动作触发器动作采用主从结构的触发器，属于脉冲触发方式，是在采用主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿（的下降沿（）触发器随输入动作如主从）触发器随输入动作如主从SR触发器触发器和主从和主从JK触发器触发器主从主从JK 触发器：触发器：采用两个电平触发采用两个电平触发D触发器构成的触发器、维持阻塞结触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都构的触发器以及利用门传输延迟时间构成的触发器都输入边沿触发方式输入边沿触发方式如维持阻塞如维持阻塞D触发器属触发器属于于上升沿触发上升沿触发图图5.5.8边沿边沿JK 触发器触发器作 业题题5.1 题题5.5 题题5.12 题题5.13 题题5.22 题题5.26 题题5.27