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UVM实战（卷1） 学习笔记看了第1/2/3/4/5/6/8/9.1 这几个章节。 第一章是综述，第二章是一个具体的例子，学习笔记从第三章相关内容开始。我个人觉得UVM重要的部分（特点的部分）：1） factory机制（override config_db）2） TLM传递3） phase机制4） sequence-sequencer 以及virtual seq/sqr内容中的截图基本来自于 UVM源代码、书自带的例子和uvm1.1应用指南及源代码分析这个PDF里的。 需要结合书（UVM实战（卷1）第1版）来看这个笔记。第3章 UVM基础3.1 uvm_component和uvm_object常用的类名字：这个图是从作者张强的uvm1.1应用指南及源代码分析里截得，不如书上3.1.1里的图好。uvm_sequencer也是代码里必须有的，所以我加了uvm_sequenceruvm_void是一个空的虚类。在src/base/uvm_misc.svh中定义：红框的是我们搭testbench的时候用的比较多的基类。常用的uvm_object派生类：sequencer给driver的transaction要派生自uvm_sequence_item，不要派生自uvm_transaction所有的sequence要派生自uvm_sequence或者uvm_sequence的派生类，可以理解为sequence是sequence_item的组合（集合）。 driver向sequencer索要item，sequencer检查是否有sequence要发送item，当发现有item待发送时，就把这个item发给driver.常用的uvm_component派生类：所有的driver要派生自uvm_driver. driver用来把sequence_item中的信息驱动到DUT端口上，从transaction-level向signal-level的转换。 uvm_driver需要参数（REQ RSP），比uvm_component增加了几个成员。重要的是seq_item_port和req/rsp. （src/comps/uvm_driver.svh）monitor/scoreboard 派生自 uvm_monitor和uvm_scoreboard， 但是uvm_monitor和uvm_scoreboard并没有在uvm_component基础上做扩展。src/comps/uvm_monitor.svhsequencer要派生自uvm_sequencer. sequencer做了很多扩展，但是如果我们自己写的sequencer里没有增加成员的话，可以直接写如下代码：typedef uvm_sequencer #(传递的sequence_item类名) sequencer类名;因为sequencer在agent中例化，所以一般写在agent类文件里。reference_model派生自uvm_component. agent要派生自uvm_agent. uvm_agent里多了一个is_active的成员。一般根据这个active来决定是否实例化driver和sequencer. is_active变量的数值需要在env的build_phase里设置完成（可以直接设置，也可以用uvm_config_db#(int):set）。env要派生自uvm_env. uvm_env没有对uvm_component扩展。src/comps/uvm_env.svh所有的test都要派生自uvm_test或者它的派生类。uvm_test也没扩展src/comps/uvm_test.svhuvm_object和uvm_component的macromacro非常重要，事关把这些类的对象注册到factory机制中去。uvm_object macro1）对于uvm_sequence_item就统一用(假设不用parameter)：uvm_object_utils_begin(item类名). field_automationuvm_object_utils_end2）对于uvm_sequence，要加上uvm_object_utils(sequence 类名)可能还需要uvm_declare_p_sequencer(sequencer类名)的声明uvm_component macro对于driver monitor reference_model scoreboard sequencer case agent env这些uvm_component派生类都要加上：uvm_component_utils(类名)uvm_component里的成员也可以像uvm_object里成员一样，用field_automation机制。field_automation机制：对于uvm_object派生类来说，field_automation机制让对象自动有的copy compare print pack unpack等函数，简化了实现uvm_component派生类里一些function/task的工作量对于uvm_component派生类来说，field_automation机制最重要的是 可以在build_phase中自动获取uvm_config_db#():set()的数值（必须加super.build_phase(phase)）- 也就是不用写 uvm_config_db#():get() 注意： field_automation的macro的类型要和uvm_config_db的参数类型一致：如下示例代码， field_int vs uvm_config_db#(bit47:0) 这个时候super.build_phase()是不起作用的。想要起作用的话，需要用clone = new + copy 源代码中可以看到clone函数一上来会做一次create，然后调copy函数src/base/uvm_object.svh3.2 UVM的树形结构uvm_component的new/create要注意第一个参数是名字，第二个参数是parent指针。UVM真正的树根是“uvm_top”. 根据上面这个树结构，可以看出一个个component的parent是什么。uvm_top的parent是null。 当一个component在实例化的时候，如果parent参数设成null，那么parent参数会被仿真器自动设置成uvm_root的实例uvm_top. 在6.6.1章节里也提到了，sequence在uvm_config_db#（）：get（）的时候，第一个参数设成“null”，实际就是uvm_root:get() 3.5.1章节也提到了这个层次结构函数：get_parent() get_child(string name) 这两个分别获取parent指针和指定名字的child指针。get_children(ref uvm_component children$) 获取所有的child指针get_num_children() 获取child个数get_first_child(ref string name) get_next_child(ref string name) 获取child的名字（反映到string name上），返回值是0/1两种情况应用参考代码如下（改动的2.5.2例子中的my_agent.sv）： 注意：上述代码是在connet_phase中实现的。上述代码的打印结果如下：my_agents name is uvm_test_top.env.i_agt, parents full path is uvm_test_top.env, children num is 3uvm_test_top.env.i_agt 0 child: drv - full path:uvm_test_top.env.i_agt.drvuvm_test_top.env.i_agt 1 child: mon - full path:uvm_test_top.env.i_agt.monuvm_test_top.env.i_agt 2 child: sqr - full path:uvm_test_top.env.i_agt.sqrThis should be i_agt. my_agents name is uvm_test_top.env.i_agtuvm_test_top.env.i_agt first child name is drvuvm_test_top.env.i_agt next child name is monuvm_test_top.env.i_agt next child name is sqrmy_agents name is uvm_test_top.env.o_agt, parents full path is uvm_test_top.env, children num is 1uvm_test_top.env.o_agt 0 child: mon - full path:uvm_test_top.env.o_agt.monUVM_WARNING /tools/synopsys/vcs/G-2012.09/etc/uvm/src/base/uvm_component.svh(1846) 0: uvm_test_top.env.o_agt NOCHILD Component with name drv is not a child of component uvm_test_top.env.o_agtThis should be o_agt. my_agents name is uvm_test_top.env.o_agtuvm_test_top.env.o_agt first child name is mon3.3 field automation 机制注意数组类型的field macro比一般的要少real和event的macro. 一般的对于enum类型有3个参数，而数组的只有2个参数。 联合数组的macro比较多常用函数需要注意 pack unpack pack_bytes unpack_bytes pack_ints unpack_ints 返回值都是bit个数。field-automation标记位17bit中 bit0copy bit1no_copy bit2compare bit3no_compare bit4print bit5no_print bit6record bit7no_record bit8pack bit9no_packUVM_ALL_ON是 b000000101010101UVM_ALL_ON|UVM_NO_PACK 这样就会忽略掉pack bitfield-automation的macro可以和if结合起来，参考3.3.4的代码 uvm_object_utils_begin(my_transaction) uvm_field_int(dmac, UVM_ALL_ON) uvm_field_int(smac, UVM_ALL_ON) if(is_vlan)begin uvm_field_int(vlan_info1, UVM_ALL_ON) uvm_field_int(vlan_info2, UVM_ALL_ON) uvm_field_int(vlan_info3, UVM_ALL_ON) uvm_field_int(vlan_info4, UVM_ALL_ON) end uvm_field_int(ether_type, UVM_ALL_ON) uvm_field_array_int(pload, UVM_ALL_ON) uvm_field_int(crc, UVM_ALL_ON | UVM_NOPACK) uvm_field_int(is_vlan, UVM_ALL_ON | UVM_NOPACK) uvm_object_utils_end这个is_vlan变量可以在sequence里约束成0或1，来实现vlan或非vlanps： 我觉得这个地方代码其实写成像3.3.3里的有一个crc_error的rand bit的更合理一些。然后crc_error是UVM_ALL_ON|UVM_NOPACK，而crc是UVM_ALL_ON3.4 UVM打印信息控制get_report_verbosity_level()set_report_verbosity_level(UVM_HIGH) 只对当前调用的component起作用set_report_verbosity_level_hier(UVM_HIGH) 对当前及下面所有的component起作用simv +UVM_VERBOSITY=UVM_HIGH 命令行方式 - 我觉得用这个就可以了重载打印信息：set_report_severity_override(UVM_WARNING,UVM_ERROR);上述函数都是在connect_phase及后面的phase使用设置UVM_ERROR到达一定数量结束仿真set_report_max_quit_count(int) 设成0就是无论多少error都不退出get_report_max_quit_count() 返回如果是0，说明无论多少error都不退出设置在main_phase前调用。simv +UVM_MAX_QUIT_COUNT=103.4.4 3.4.5 3.4.6 3.4.7 我觉得应该用不大到，就不做笔记了3.5 config_db机制uvm_config_db#(类型):set/get(component指针,”,”变量名字”，para4)都是4个参数：第一个参数是一个component指针，如果是null的话，相当于uvm_root:get()第二个参数是个路径字符串， 第一和第二两个参数组和成一个完整的路径第三个参数对于set、get要完全一致，是变量名字set的para4是数值，get的para4是变量component中的成员变量如果：1） component用uvm_component_utils宏注册2） 变量用field-automation宏注册3） component的build_phase函数里有super.build_phase(phase)那么可以省略get语句跨层次多重set的时候，看set的第一个参数，层级越高，优先级越高。调用set的时候，第一个参数尽量使用this同层次设置的时候是时间优先非直线设置的时候注意 第一和第二参数的使用，如果需要parent指针，则要用this.m_parentconfig_db机制支持通配符，但是作者不推荐使用通配符。 但是在对sequence的成员set的时候需要用通配符（6.6.1章节）。使用如下函数调试 config_dbcheck_config_usage() print_config(1/0) 这两个函数在connect_phase函数中调simv +UVM_CONFIG_DB_TRACE注意：第二个参数设置错误不会报错！- config_db机制务必要注意参数的书写。第4章 UVM中的TLM1.0通信TLM 是Transaction Level Modeling缩写这章要搞清楚 port export imp fifo以及几种操作function/task 和对应component中要实现的function/task下面的箭头方向都是控制流的方向，不是数据流方向。我觉得作为一个VMM用户会觉得TLM有点难理解，总想用VMM_CHANNEL去套，结果把自己搞晕。像port等其实是调imp所在component的task/function.我看UVM源代码里有一个uvm_seq_item_pull_port的class，它的基类是uvm_port_base. 在uvm_driver的成员seq_item_port就是这个类型的。 与它对应的是uvm_seq_item_pull_imp，uvm_sequencer的成员seq_item_export就是这种类型。在my_agent.sv中会connect它们。4.2端口互连port是动作的发起者，export是动作接收者，但是需要以一个imp来结束。可以portexportimp portportimp 也可以portimp exportimpportimp用的较多，portportimp可以用port指针赋值来实现portport(4.3.2章节)操作：put get/peek transport, transport相当于一次put+一次getpeek和get的不同（4.3.4章节）: 使用uvm_tlm_analysis_fifo的时候，get任务会使fifo中少一个transaction；而peek任务是fifo把transaction复制一份发出，内部缓存中的transaction不会减少。- 一般情况下peek完以后，还得调get。上述操作都有阻塞和非阻塞之分。 port export imp的类型也有blocking和nonblocking之分。port/export/imp类型： put/get/peek/get_peek/transport blocking/nonblocking/不区分blocking-nonblocking之分imp要多一个参数，除了声明transaction类型（或者REQ RSP类型）以外，还要声明实现这个接口的componentconnect的一定是同类型的port/export/impTLM的关键在于“与imp对应的component中task/function的实现”。假设A_port.connect(B_imp),那么需要实现的task/function为：A_portB_impTask/functionFunctionuvm_blocking_put_portuvm_blocking_put_impputnonblocking_putnonblocking_put_imptry_put can_putputputputtry_put can_putblocking_transportblocking_transporttransportnonblocking_transportnonblocking_transportnb_transporttransporttransporttransportnb_transportget_peekget_peekget peektry_get can_get try_peek can_peekget/peek/get_peek和put类似， 上述task或function必须要实现，如果用不到就写个空函数（章节4.2.9）。注意 上述task或者function的参数。 put是一个transaction参数，get/peek是output的transaction参数，transport是一个req参数一个output的rsq参数。连接用connect函数实现，从名字就可以看出来，这个必须在connect_phase中调。4.3通信方式这节应该是本章重点。 实际使用中用analysis_portanalysis_imp 还是 porttlm_analysis_fifoport 可以根据实际情况自己决定。analysis_port(analysis_export)可以连接多个imp（一对多的通信） put和get系列端口与相应imp的通信通常是一对一的（可以一对多，但是本书没有给出一对多的例子 4.2.1章节有介绍）。 analysis_port(analysis_export)更像是一个广播analysis_port(analysis_export)没有阻塞和非阻塞的概念。它是一个广播，不等与它相连的其他端口的响应。analysis_port（analysis_export）必须连的imp是analysis_imp. analysis_imp所在的component必须定义个write的function - 注意：是function代码示例：4.3.1示例代码的analysis_port文件夹component C和B的代码基本一致。 env的connect_phase函数里做connect：component中有多个imp的时候，如何实现write函数？4.3.2给的例子中，scoreboard有两个imp,分别从output_agent和reference-model的analysis_port获取transaction，然后做compare. 这个时候需要用：uvm_analysis_imp_decl(_标记) 这个macro，然后“write”函数变成 “write_标记（）”函数，analysis_port所在component不用变，还是调write()函数即可。 代码示例如下：使用macro声明write函数变名字analysis_port所在component实现不变。使用uvm_analysis_fifo（uvm_tlm_analysis_fifo）, analysis_fifo的本质是一块缓存+两个imp. 用fifo来实现 portfifoport使用fifo最重要的是 选好两端的port类型,然后根据选好的两端port类型，来选择fifo上要连接的imp/export fifo本身实现了write() put() get() peek()等一系列的function/task，在两端port所在的component中直接调就可以。连接在fifo两端的都是port，所以connect函数的起点是两端。4.3.3的示例代码：可以看到env里声明的几个fifo都是connect_phase函数中connect函数括号里的参数。i_agt.ap、o_agt.ap和mdl.ap是analysis_portmdl.port、scb.exp_port和scb.act_port都是blocking_get_portfifo上有很多export，但是这些export实际都是impsrc/tlm1/uvm_tlm_fifo_base.svh上面连接的agt_mdl_fifo.analysis_export也是一个analysis_imp: 源代码中实现如下：src/tlm1/uvm_tlm_fifos.svhuvm_analysis_imp #(T, uvm_tlm_analysis_fifo #(T) analysis_export;fifo是一个component，可以调一些函数来debug：used() is_empty() is_full() flush()fifo里缓存深度可以在new的时候用第三个参数设置。问题：fifo的两端是不是一般就是 analysis_port和blocking_get_port ? - 感觉4.3.5章节开始一段文字描述是这个意思。使用fifo还是imp自己来把握。 各有各的好处。 imp可以使用uvm_analysis_imp_decl(_标记)的macro，有时候会很方便。而analysis_fifo可以用for循环来操作fifo数组，也可以带来代码的简洁。 imp不能在connect和new的时候用for循环。第5章 UVM验证平台的运行5.1 phase机制所有的phase如下图：中间绿色的是task phase,两头青色的是function phasecomponent的实例化是在build_phase中完成，object的实例化可以在任何phase完成。function phase中除了build_phase都是“自下而上”的执行 - 这里的上下是指的树结构中的上下。- build_phase是“自上而下”同层次的兄弟关系的component，build phase执行顺序是根据new时候name的字典序 5.1.3章节对于叔侄关系的component，build phase执行顺序是深度优先。例如前面UVM树中，“scb”和“i_agt.drv”，因为i_agt在scb前面，会执行完i_agt，然后drvmonsqr，然后o_agt,然后mon，然后才是scb。所有component的同一个run time phase是同时开始的。- 也就是说会等其他component的上一个phase结束才开始当前phase。super.build_phase(phase)一定要加，其他phase的super.可以不用加.phase之间可以跳转。例如在正常工作的时候，发生了的reset，那么应该是main_phase跳转到reset_phase. 例如：5.1.7章节的示例代码jump导致main_phase的objection没有被drop. - 仿真发现这里会有一个UVM WARINGING报出来，这个问题如何解决呢？-应该不用管它simv +UVM_PHASE_TRACE可以调试phase超时退出机制：1） 在test的build_phase里加上 uvm_top.set_timeout(500ns,0);2） define UVM_DEFAULT_TIMEOUT 500ns3） simv +UVM_TIMEOUT=”500ns,YES”控制objection的时机：推荐在sequence里的body（）task中实现控制objection5.2.2章节示例代码：注意用 starting_phase的判断。给main_phase设置drain_time。所谓drain_time，就是main_phase结束之后经过drain_time时间以后再进入post_main_phase。在test的main_phase task中使用set_drain_time函数：objection的调试simv +UVM_OBJECTION_TRACE5.3章节介绍了domain，我觉得基本不会用这个吧？第6章 UVM中的sequencesequencer将sequence传递给driver. 引入sequence，带来的变化：1） uvm_transaction的派生类变成uvm_sequence_item的派生类2） 需要sequencer 3） driver main_phase有变化4） 启动sequence（一般在case的build_phase中）上述变化反映到代码中，如图 6.1.2章节的示例代码下图中有两种方法实现my_sequencersequence的启动方式(3种)：1）在case的main_phase中： 注意要设置cseq的staring_phase。 我觉得书上6-5代码清单里有两个地方写的不合理，一个是start的参数应该是sqr的路径，另外是少了设置starting_phase2）注意在case的build_phase中3）更推荐用下面这种方式：sequence被启动后，会自动执行sequence的body task（以及 pre_body mid_body post_body）在同一个sequencer上可以启动多个sequence，因为启动了多个，所以不能设置default_sequnce了，需要用上面第一种方法来启动sequence. - 但是sequence的嵌套可以解决这个问题（上层sequence做default_sequence 6.4章节）sequence可以用uvm_do_pri uvm_do_pri_with等macro来设置优先级priority, 当一个sequencer上有多个sequence的时候，这个优先级就有意义了。优先级就带来sequencer的仲裁算法。默认的仲裁算法是SEQ_ARB_FIFO（杨哥遵循陷入先出顺序，不考虑优先级），所以设置优先级以后，需要改变仲裁算法。在case的main_phase中调函数set_arbitration()前面提到的“嵌套sequence”也可以像上面这样来设置仲裁算法。sequencer的操作：lock() grab() 获取独占权。 unlock() ungrab() 释放独占权is_relevant() 设置sequence有效和无效。返回值1 有效，返回值0无效wait_for_relevant() 当sequencer发现启动的所有sequence都无效的时候，会自动调wat_for_relevant() task。 在wait_for_relevant() task中，必须使sequence无效的条件清除。is_relevant() 和 wait_for_relevant() 如果需要的话，一般是成对重载。6.3 sequence相关macro及实现最重要的是uvm_do系列宏，尤其是在引入virtual sequencer以后uvm_do_on系列宏用的会很多。uvm_do_on_pri_with(SEQ_OR_ITEM,SEQR,PRIORITY,CONSTRAINTS) uvm_do系列macro都是来源于这个最长的macro除了uvm_do系列macro之外，还可以用uvm_create + uvm_send。 使用uvm_create + uvm_send的优势是可以在两个macro之间加一些赋值操作等，当然也可以把约束随机加在这里。 uvm_create是实例化transaction，uvm_send是把transaction发送出去。uvm_rand_send uvm_rand_send_pri uvm_rand_send_with uvm_rand_send_pri_with与uvm_do 系列macro类似start_item和finish_item 上述macro的实际实现函数- 我觉得我们代码里应该不会用这两个函数。task pre_do(bit is_item)function void mid_do(uvm_sequence_item this_item)function void post_do(uvm_sequence_item this_item)注意上述task/function的参数。 mid_do和post_do因为参数是基类对象，函数重载里可能需要做$cast.6.4 sequence进阶应用前面提到了uvm_do系列宏既可以用在uvm_sequence_item上也可以用于uvm_sequence，所以sequence可以嵌套。sequence中可以有rand成员，并且可以把rand成员和transaction的rand成员约束起来。通过上面的约束，上层sequence里可以约束下层sequence里transaction的成员：sequence的参数代表了它的req和rsp的uvm_sequence_item派生类的类名。如果需要发送不同uvm_sequence_item派生类的对象，那么需要把sequence、sequencer和driver参数声明成基类uvm_sequence_item。由于是基类，所以在driver中seq_item_port.get_next_item(req)的时候要做$cast转换. 因为sequence默认参数就是uvm_sequence_item，所以不用写。6.4.3示例代码：driver中的cast操作实际的testbench中，很可能会在sequencer里加入一些成员变量，一般这种情况下要declare p_sequencer这个指针。用macro uvm_declare_p_sequencer(sequencer类名) 在sequence中可以实现： 6.4.4章节示例问题： p_sequencer的声明macro 是不是一直加着 -直接写在base_sequence里比较好。可以做一个base_sequence,需要p_sequencer的声明的话，写在base_sequence里，这样就不用每个sequence都声明p_sequencer指针了。6.5 virtual sequencevirtual sequence (virtual sequencer)是特色。 如下图所示:系统级环境里可能有多个env，带来了多个sequencer/sequence， 这样在case里不好维护。实现一个virtual sequencer，里面包括指向各个sequencer的指针；而virtual sequence就像前面介绍的“sequence嵌套”一样实现。由于virtual sequencer里有实际sequencer的指针，所以肯定不能用“typedef uvm_sequncer.”来实现。 同时，由于virtual sequencer有成员了，所以在virtual sequence里要declare p_sequencer,并且指向virtual sequencer.base_test