ADC0809芯片资料+VHDL程序(附有注释).doc

ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CMOS组件。它是逐次逼近式A/D转换器，可以和单片机直接接口。
（1）ADC0809的内部逻辑结构
    由下图可知，ADC0809由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。

（2）．ADC0809引脚结构
ADC0809各脚功能如下：
D7-D0：8位数字量输出引脚。
IN0-IN7：8位模拟量输入引脚。
VCC：+5V工作电压。
GND：地。
REF（+）：参考电压正端。
REF（-）：参考电压负端。
START：A/D转换启动信号输入端。
ALE：地址锁存允许信号输入端。
（以上两种信号用于启动A/D转换）.
EOC：转换结束信号输出引脚，开始转换时为低电平，当转换结束时为高电平。
OE：输出允许控制端，用以打开三态数据输出锁存器。
CLK：时钟信号输入端（一般为500KHz）。
A、B、C：地址输入线。

    ADC0809对输入模拟量要求：信号单极性，电压范围是0－5V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路。
地址输入和控制线：4条
    ALE为地址锁存允许输入线，高电平有效。当ALE线为高电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进入转换器进行转换。A，B和C为地址输入线，用于选通IN0－IN7上的一路模拟量输入。通道选择表如下表所示。
C
B
A
选择的通道
0
0
0
IN0
0
0
1
IN1
0
1
0
IN2
0
1
1
IN3
1
0
0
IN4
1
0
1
IN5
1
1
0
IN6
1
1
1
IN7
数字量输出及控制线：11条
    ST为转换启动信号。当ST上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，ST应保持低电平。EOC为转换结束信号。当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。D7－D0为数字量输出线。
CLK为时钟输入信号线。因ADC0809的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ，
VREF（＋），VREF（－）为参考电压输入。
2． ADC0809应用说明
（1）． ADC0809内部带有输出锁存器，可以与AT89S51单片机直接相连。
（2）． 初始化时，使ST和OE信号全为低电平。
（3）． 送要转换的哪一通道的地址到A，B，C端口上。
（4）． 在ST端给出一个至少有100ns宽的正脉冲信号。
（5）． 是否转换完毕，我们根据EOC信号来判断。
（6）． 当EOC变为高电平时，这时给OE为高电平，转换的数据就输出给单片机了。
4． ADC0809应用电路原理图

5. ADC0809 VHDL控制程序
由状态机引导整个过程，期间伴随对输出信号的检测
过程为：先锁存模拟输入信号通道地址，然后开始转换 ，其间不断检测转换结束信号是否有效，转换结束后使能输出允许控制端，最后输出数据
--文件名：ADC0809.vhd
--功能：基于VHDL语言，实现对ADC0809简单控制
--说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系
--统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。
--最后修改日期：2004.3.20
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all
use ieee.std_logic_arith.all;
entity ADC0809 is
port ( d : in std_logic_vector(7 downto 0); --ADC0809输出的采样数据
clk,eoc : in std_logic; --clk为系统时钟，eoc为ADC0809转换结束信号
clk1,start, ale,oe: out std_logic; --ADC0809控制信号
abc_in :in std_logic_vector(2 downto 0); --模拟选通信号
abc_out :out std_logic_vector(2 downto 0); --ADC0809模拟信号选通信号
q : out std_logic_vector(7 downto 0)); --送至8个并排数码管信号
end ADC0809;
architecture behav of ADC0809 is
type states is ( st0,st1, st2 st3, st4,st5,st6); --定义各状态的子类型
signal current_state, next_state:states:=st0;
signal regl :std_logic_vector(7 downto 0); --中间数据寄存信号
signal qq:std_logic_vector(7 downto 0);
begin
com:process(current_state,eoc) --规定各种状态的转换方式
begin
case current_state is
when st0=>next_state<=st1;ale<='0';start<='0';oe<='0';
when st1=>next_state<=st2;ale<='1';start<='0';oe<='0';
when st2=>next_state<=st3;ale<='0';start<='1';oe<='0';
when st3=> ale<='0';start<='0';oe<='0';
if eoc='1' then next_state<=st3; --检测EOC的下降沿
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';oe<='0';
if eoc='0' then next_state<=st4; --检测EOC的上升沿
else next_state<=st5;
end if;
when st5=>next_state<=st6;ale<='0';start<='0';oe<='1';
when st6=>next_state<=st0;ale<='0';start<='0';oe<='1';regl<=d;
when others=> next_state<=st0;ale<='0';start<='0';oe<='0';
end case;
end process;
clock:process(clk) --对系统时钟进行分频，得到ADC0809转换工作时钟
begin
if clk'event and clk='1' then qq<=qq+1; --在clk1的上升沿，转换至下一状态
if QQ="01111111" THEN clk1<='1'; current_state <=next_state;
elsif qq<="01111111" then clk1<='0';
end if;
end if;
end process;
q<=regl; abc_out<=abc_in;
end behav;

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