EDA音乐播放器课程设计.pdf

洛阳理工学院课程设计（论文）摘 要 本课程设计是实现演奏三首乐曲演奏电路的硬件实现。总共分为五个模块，分别为 20MHZ 转换 1MHZ 分频模块，1MHZ 转换 4HZ 分频模块，地址计数器模块，rom 存储器模块，乐音分频模块。音符的频率由乐音分频模块获得，这是一个数控分频器。由时钟端输入一具有 1MHZ 的信号，分频比由预置数值决定，其输出频率将决定每一个音符的音调。音符的持续时间根据乐曲的速度及每个音符的节拍数来决定。三首乐曲分别为”两只老虎”，“找朋友”，“世上只有妈妈好”。关键词：乐曲演奏电路，20MHZ 转换 1MHZ 分频模块，1MHZ 转换 4HZ 分频模块，地 址计数器模块，rom 存储器模块，乐音分频模块 洛阳理工学院课程设计（论文）Pick to This course is designed to play music three play hardware implementation of the circuit.A total is divided into five modules,respectively for 20 MHZ conversion 1 MHZ frequency module,1 MHZ conversion 4 HZ frequency module,address counter module,ROM memory module,dividing sound module.Note the frequency of the sound frequency module,a CNC divider.By the input,a signal with 1 MHZ clock end,frequency division ratio determined by the preset value,the output frequency will determine the tones of every note.The duration of the notes according to the number of speed and every note of the beat of the music to decide.Three piece respectively two tigers,find friends,only a mother good in the world.Keywords:music playing circuit,20 MHZ conversion 1 MHZ frequency module,1 MHZ conversion 4 HZ frequency module,address count洛阳理工学院课程设计论文 前言电子技术飞速发展，传统的电子电路设计已经满足不了人们的要求，可编程逻辑逻辑器件和 EDA 技术的运用大大地提高了工作效率。大大地减轻了电路设计和 PCB 设计的难度。由于本人出于对音乐的热爱，故用 EDA 技术设计了一款音乐播放器。设计要求连续播放三首乐曲。设计采取用 quartusII 进行仿真，然后用开发板进行测试。基于工程领域中 EDA 技术应用的巨大实用价值，以及重视实践能力和创新意识培养的重要性，所以对各个模块进行了严格的测试。这是本人的第一次的关于 EDA 的作品，如果有不足之处，欢迎指正，本人邮箱liu_shu_。洛阳理工学院课程设计论文 目 录 第 1 章 分频器.11.1 分频器.11.2 20MHZ 转换为 1MHZ 分频器.11.3 1MHZ 转换为 4HZ 分频器.11.4 乐音分频器.2第 2 章 存储器与地址发生器.62.1 地址发生器.62.2 rom 存储器.6第 3 章 顶层电路设计.143.1 播放器的顶层电路.143.2 播放器的组成.14第 4 章 课程设计总结.15参考文献.16附录.17 洛阳理工学院课程设计论文 第 1 章 分频器1.1 分频器 分频器有三个，分别是 20MHZ 转换为 1MHZ 分频器，1MHZ 转换为 4HZ 分频器，乐音分频器。1.2 20MHZ 转换为 1MHZ 分频器 因为开发板提供的时钟信号为 20MHZ 的时钟信号，为了给乐音分频器和 1MHZ转换为 4HZ 的分频器提供 1MHZ 的时钟信号，故设计了此分频器。主要实现的功能是 20MHZ 的输出信号转换为 1MHZ 的输出信号，分频器的符号图如图 1-1 所示。图 1-1 20MHZ 转换为 1MHZ 分频器 波形如图 1-2 所示。图 1-2 20MHZ 转换为 1MHZ 分频器波形1.3 1MHZ 转换为 4HZ 分频器 洛阳理工学院课程设计论文 4 HZ 的时钟信号是乐谱节拍信号，为地址计数器与 rom 存储器提供信号。分频器的符号图如图 1-3 所示。图 1-3 1MHZ 转换为 4HZ 分频器 波形如图 1-4 所示。图 1-4 1MHZ 转换为 4HZ 分频器1.4 乐音分频器 由 1MHZ 提供时钟信号，根据乐谱存储器的输出得到对应音符的分频值，然后输出相应的方波信号。符号图如图 1-5 所示。图 1-5 乐音分频器洛阳理工学院课程设计论文 本人设计的乐音分频器有 87 个分频值，由于播放固定三首乐曲，使用到 11 个音符的分频值，篇幅有限，故只列出 11 个波形图。乐音分频输出部分波形如图 1-6 所示。图 1-6 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-7 所示。图 1-7 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-8 所示。图 1-8 乐音分频器输出部分波形 洛阳理工学院课程设计论文 乐音分频输出部分波形如图 1-9 所示。图 1-9 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-10 所示。图 1-10 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-11 所示。图 1-11 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-12 所示。图 1-12 乐音分频器输出部分波形洛阳理工学院课程设计论文 乐音分频输出部分波形如图 1-13 所示。图 1-13 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-14 所示。图 1-14 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-15 所示。图 1-15 乐音分频器输出部分波形 乐音分频输出部分波形如图 1-16 所示。图 1-16 乐音分频器输出部分波形洛阳理工学院课程设计论文 第 2 章 存储器与地址发生器2.1 地址发生器 九位二进制计数器，内部设置计数最大值为 474，作为音符数据 rom 存储器的地址发生器。这个计数器的计数频率为 4HZ。其符号图如图 2-1 所示。图 2-1 地址发生器2.2 rom 存储器 rom 存储器存放的数据是三首乐曲的信息，分别为“两只老虎”，“找朋友”，“世上只有妈妈好”。由 4HZ 的信号控制时间，根据地址发生器的输出值作为 rom存储器的地址输入，驱动 rom 存储器相对应的数据输出。其符号图如图 2-2 所示。图 2-2 rom 存储器 rom 存储器 mif 文件如表 2-1 所示。洛阳理工学院课程设计论文 表 2-1 rom 存储器 mif 文件数据 rom 存储器输出数据波形如图 2-3 所示。图 2-3 rom 存储器波形 rom 存储器输出数据波形如图 2-4 所示。图 2-4 rom 存储器波形rom 存储器输出数据波形如图 2-5 所示。洛阳理工学院课程设计论文 图 2-5 rom 存储器波形rom 存储器输出数据波形如图 2-6 所示。图 2-6 rom 存储器波形 rom 存储器输出数据波形如图 2-7 所示。图 2-7 rom 存储器波形 rom 存储器输出数据波形如图 2-8 所示。图 2-8 rom 存储器波形 rom 存储器输出数据波形如图 2-9 所示。洛阳理工学院课程设计论文 图 2-9 rom 存储器波形 rom 存储器输出数据波形如图 2-10 所示。图 2-10 rom 存储器波形 rom 存储器输出数据波形如图 2-11 所示。图 2-11 rom 存储器波形rom 存储器输出数据波形如图 2-12 所示。图 2-12 rom 存储器波形洛阳理工学院课程设计论文 rom 存储器输出数据波形如图 2-13 所示。图 2-13 rom 存储器波形 rom 存储器输出数据波形如图 2-14 所示。图 2-14 rom 存储器波形 rom 存储器输出数据波形如图 2-15 所示。图 2-15 rom 存储器波形 rom 存储器输出数据波形如图 2-16 所示。图 2-16 rom 存储器波形洛阳理工学院课程设计论文 rom 存储器输出数据波形如图 2-17 所示。图 2-17 rom 存储器波形 rom 存储器输出数据波形如图 2-18 所示。图 2-18 rom 存储器波形 rom 存储器输出数据波形如图 2-19 所示。图 2-19 rom 存储器波形 rom 存储器输出数据波形如图 2-20 所示。图 2-20 rom 存储器波形洛阳理工学院课程设计论文 rom 存储器输出数据波形如图 2-21 所示。图 2-21 rom 存储器波形 rom 存储器输出数据波形如图 2-22 所示。图 2-22 rom 存储器波形 rom 存储器输出数据波形如图 2-23 所示。图 2-23 rom 存储器波形 rom 存储器输出数据波形如图 2-24 所示。图 2-24 rom 存储器波形洛阳理工学院课程设计论文 rom 存储器输出数据波形如图 2-25 所示。图 2-25 rom 存储器波形洛阳理工学院课程设计论文 第 3 章 顶层电路设计3.1 播放器的顶层电路 顶层原理图如图 3-1 所示。图 3-1 顶层原理图3.2 播放器的组成 实验板的时钟输出是 20MHZ，经过分频产生 1MHZ 的周期信号用作乐音分频器的时钟，4HZ 的信号用作乐谱存储器的时钟。乐谱存储器存放乐谱的编码，乐音分频器输出每个乐音对应的频率，驱动扬声器发音。乐谱存储器地址保持时间就是每个乐音的发音时间，由乐谱存储器的时钟周期决定。播放器如图 3-2 所示。图 3-2 播放器组成 乐 乐 乐乐 乐乐 乐 乐乐 乐 乐乐 乐乐 乐乐 乐洛阳理工学院课程设计论文 第 4 章 课程设计总结 通过此次课程设计，我学到了许多，加深了对 EDA 技术的了解。将学到的知识付诸实践，更好地从结合工程实际层面来检验学习效果。实践出真知，实践是检验真理的唯一标准。此次课程设计使我明白了实践的重要。这次课程设计虽然面临很多困难，但是都被我一一克服。EDA 是一门很重要的课程，所以我为此做了充分的准备。洛阳理工学院课程设计论文 参考文献1潘松，黄继业.EDA 技术与 VHDL.北京：清华出版社，2014洛阳理工学院课程设计论文 附录-20MHZ 转换为 1MHZ 分频器的 VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENPIN20 IS PORT(CLK:IN STD_LOGIC;OUT1:OUT STD_LOGIC);END ENTITY FENPIN20;ARCHITECTURE ONE OF FENPIN20 IS SIGNAL T1:INTEGER RANGE 0 TO 9;SIGNAL FIM:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 then T1=T1+1;IF T1=9 THEN FIM=NOT FIM;T1=0;END IF;END IF;END PROCESS;OUT1=FIM;END ONE;-1MHZ 转换为 4HZ 分频器的 VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENPIN1 ISPORT(CLK:IN STD_LOGIC;OUT1:OUT STD_LOGIC);END ENTITY FENPIN1;ARCHITECTURE FOUR OF FENPIN1 IS洛阳理工学院课程设计论文SIGNAL T1:INTEGER RANGE 0 TO 124999;SIGNAL FIM:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN T1=T1+1;IF T1=124999 THEN FIM=NOT FIM;T1=0;END IF;END IF;END PROCESS;OUT1=FIM;END FOUR;-地址发生器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 ISPORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);END;ARCHITECTURE BHV OF CNT8 ISSIGNAl q1:sTD_LOGIC_vector(8 downto 0);BEGINprocess(clk)beginIF CLKEVENT AND CLK=1 THEN Q1=Q1+1;END IF;if q1=111011010 then q10);end if;END PROCESS;洛阳理工学院课程设计论文Q=Q1;END BHV;-存储器LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY rom3 ISPORT(address:IN STD_LOGIC_VECTOR(8 DOWNTO 0);clock:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END rom3;ARCHITECTURE SYN OF rom3 ISSIGNAL sub_wire0:STD_LOGIC_VECTOR(6 DOWNTO 0);COMPONENT altsyncramGENERIC(address_aclr_a:STRING;init_file:STRING;intended_device_family:STRING;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;洛阳理工学院课程设计论文width_byteena_a:NATURAL);PORT(clock0:IN STD_LOGIC;address_a:IN STD_LOGIC_VECTOR(8 DOWNTO 0);q_a:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;BEGINq NONE,init_file=E:/作业/lesson EDA/毕业设计/播放器（3）/顶层原理图/mus.mif,intended_device_family=Stratix,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,numwords_a=512,operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=UNREGISTERED,widthad_a=9,width_a=7,width_byteena_a=1)PORT MAP(clock0=clock,address_a=address,q_a=sub_wire0洛阳理工学院课程设计论文);END SYN;-乐音分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YUEYINFENPIN ISPORT(INX:IN STD_LOGIC_VECTOR(6 DOWNTO 0);-乐音编码CLK:IN STD_LOGIC;-1MHZ 时钟信号SPK:OUT STD_LOGIC);-输出频率END ENTITY YUEYINFENPIN;ARCHITECTURE ONE OF YUEYINFENPIN ISSIGNAL TEMP:INTEGER RANGE 0 TO 30000;-分频计数值SIGNAL COUNT:INTEGER RANGE 0 TO 20000;-计数SIGNAL FIM:STD_LOGIC;-分频BEGINPROCESS(INX,CLK)BEGINCASE INX ISWHEN 0000000=TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP TEMP temp=20000;END CASE;IF CLKEVENT AND CLK=1 THEN COUNT=COUNT+1;IF COUNT=TEMP THEN FIM=NOT FIM;COUNT=0;END IF;END IF;END PROCESS;SPK=FIM;END ONE;洛阳理工学院课程设计论文 洛洛 阳阳 理理 工工 学学 院院 PLDPLD 课课 程程 设设 计计 报报 告告 课程名称 EDA 技术与 VHDL 设计题目 音乐播放器 专 业 通信工程 班 级 B110507 学 号 B11050711 姓 名 刘书全 完成日期 2014 年 12 月 22 日 洛阳理工学院课程设计论文课课 程程 设设 计计 任任 务务 书书设计题目：设计题目：音乐播放器设计 设计内容与要求：设计内容与要求：设计内容：设计内容：设计一个音乐播放器，能够自动读取存储器中的乐谱通过输出端口的喇叭播放。要求：要求：1、查找 1 至 3 首歌曲简谱，分析简谱乐谱中音符范围后进行乐谱编码，设计 ROM 保存乐谱编码。2、设计乐音分频器，设输入时钟频率是 1MHZ，计算出这 3 首歌曲中所有音符对应的分频值，设计分频电路。3、分析这 3 首歌曲的速度，设计地址计数器的时钟频率，实现播放速度的控制。4、设计顶层电路，实现连续播放 3 首歌曲。指导教师：邹红文 2014 年 12 月 1 日课课 程程 设设 计计 评评 语语 成绩：成绩：指导教师：_ 年 月 日