数字逻辑自测题参考答案.pptx

2007-2008数字逻辑数字逻辑总复习测试题总复习测试题一、填空题（每空一、填空题（每空2分）分）1.（88.125）10 =（1011000.001）2=（150.1）8=（68.2 ）162.已知已知 x补补=10110011，求，求 x原原=11001101 ，x反反=10110010，真值，真值x=-1001101 。5.完成下列代码转换完成下列代码转换（0010 1011 1110）2421（258 ）10（0010 0101 1000 ）8421（0101 1000 1011）余余3码码（0011 0111 1100 ）格雷格雷BCD3.已知已知x补补=10000000，则真值，则真值 x=-10000000 。4.已知真值已知真值x=10010，求，求8位字长时，位字长时，x原原=00010010 、x反反=00010010 、x补补=00010010 。6.已知已知 ，则它的或与式为，则它的或与式为 。7.当采用奇校验时，若校验位是当采用奇校验时，若校验位是1，则信息码中应有，则信息码中应有 偶数偶数 个个1。9.已知已知 则则8.已知已知 运用规则，求运用规则，求F=，=。10.已知已知 F=m3(0,1,4,5)，则，则二二.简答题（每题简答题（每题5分）分）1.已知已知F(a,b,c)=M(1,2,4,5)，G(a,b,c)=m(0,3,6,7)则则 F Gm3(0，3，6，7 )F+G=M3(1，2，4，5 )F G=G=0 0 。2.根据组合电路输入根据组合电路输入a、b和组合电路输出和组合电路输出 f 的波形，列真值表并写出的波形，列真值表并写出 f(a,b)的逻辑的逻辑 表达式。表达式。abf3.画出画出“0110”（不可重）序列检测器的（不可重）序列检测器的Mealy型原始状态图。型原始状态图。a b f0 0 10 1 01 0 01 1 1ABCD0/01/01/00/1输入输入/输出输出1/00/01/01/05.根据给定的根据给定的Moore型状态表画出状态图。型状态表画出状态图。XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6.将下列将下列Mealy型序列检测器的原始状态图补充完整。型序列检测器的原始状态图补充完整。ABCD0/01/00/00/1输入输入/输出输出检测序列为检测序列为 0100 。A/0D/1C/0B/0011110001/00/01/01/07.填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。ABCD00011110001d0d0101d0110110101d018.利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。ABCD000111100011011111110111是否存在逻辑险象：是否存在逻辑险象：是是 。若存在逻辑险象，应添加的冗余若存在逻辑险象，应添加的冗余项为项为 。9.画出下列同步时序电路画出下列同步时序电路Q1Q0初态为初态为00时的波形图并说明电路功能。时的波形图并说明电路功能。QJ CP K QJ CP KQ0Q1 1CLKQ1Q0电路实现的逻辑功能为电路实现的逻辑功能为 四位二进制加四位二进制加1计数器计数器 。10.填写下列同步时序电路的状态转换表。填写下列同步时序电路的状态转换表。D QCP D QCP D QCP D QCP1Q3 Q2 Q1 Q0CLKQ3Q0(t)Q3Q0(t+1)0 0 0 01 0 0 01 0 0 01 1 0 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 00 0 0 01 1 0 00 0 0 10 0 1 10 1 1 11 1 1 11 1 1 011.用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。ABCDE0 1S(t)S(t+1)/z(t)x原始状态表原始状态表A/0B/0A/0C/0D/1C/0D/1E/1D/1E/112.已知某组合电路的输出表达式为已知某组合电路的输出表达式为 ，用，用Verilog HDL的数据流描述方式建模。的数据流描述方式建模。module M1(a,bc,F);input a,b,c;output F;assign F=(a&b)|(bc);endmodule13.已知逻辑函数已知逻辑函数F、G的卡诺图，填写的卡诺图，填写Y=FGG的卡诺图，并求的卡诺图，并求Y的最简与非式。的最简与非式。ABC00011110011dd10110 ABC000111100101011d10 ABC00011110001dd11d00FGY=F GY最简与非式=14.用卡诺图法判断下列电路是否存在逻辑险象。用卡诺图法判断下列电路是否存在逻辑险象。1F&ABCD00011110001000011011110011100110有逻辑险象？有逻辑险象？有有 。15.根据给定的波形，画出高有效使能根据给定的波形，画出高有效使能D锁存器和上升沿锁存器和上升沿D触发器初态均为触发器初态均为0时的输出波形。时的输出波形。EN/CPDQ D锁存器Q D触发器16.画出具有循环进位的余画出具有循环进位的余3码加码加1计数器的计数器的Moore型状态图。型状态图。0011/00100/01100/11011/01010/01001/01000/00111/00110/00101/0其它其它/01&A2 A1 A0 A7 A3 A5 A6 A417.由由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入信号译码器及逻辑门构成的组合逻辑电路如下，其中输入信号A7A0 为地址变量。试填写表格。为地址变量。试填写表格。A7A6A5A4A3A2A1A016进制/Y0有效时0111000070/Y1有效时0111000171/Y4有效时0111010074/Y6有效时0111011076/Y7有效时0111011177三、综合分析题（每题三、综合分析题（每题8分）分）1.分析分析74LS138译码器和逻辑门构成的逻辑电路的功能。译码器和逻辑门构成的逻辑电路的功能。（1）写出）写出 F（X,Y,Z）和）和 G（X,Y,Z）的逻辑表达式；）的逻辑表达式；（2）给出真值表；）给出真值表；（3）分析电路功能。）分析电路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&FGX Y Z F G0 0 0 0 00 0 1 1 10 1 1 0 10 1 0 1 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1（1）（2）（3）功能：全减器，其中，）功能：全减器，其中，X：被减数：被减数 Y：减数：减数 Z：低位向本位的借位：低位向本位的借位 F：本地差：本地差 G：本位向高位的借位：本位向高位的借位2.分析数据选择器分析数据选择器74LS151构成的逻辑电路功能。构成的逻辑电路功能。（1）写出逻辑表达式；）写出逻辑表达式；（2）说明电路功能；）说明电路功能；（3）用）用Verilog HDL描述电路功能。描述电路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC010000001（1）（2）功能：三变量一致检测电路）功能：三变量一致检测电路（3）module same(A,B,C,F);input A,B,C;output F;reg F;always(A or B or C)if(A=B)&(B=C)F=1;else F=0;endmodule（3）module same(A,B,C,F);input A,B,C;output F;assign F=A&B&C|A&B&C;endmodule3.分析图示电路实现的逻辑功能，并建立实现该功能的分析图示电路实现的逻辑功能，并建立实现该功能的Verilog HDL模型。模型。A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0CI0CO4Y3 Y2 Y1 Y08421码码X3 X2 X1 X0000W74LS283 1&X3 X2 X1 X2 X0解：解：Y3Y2Y1Y0=X3X2X1X0+0WW0W=X3+X2X1+X2X0X3X2X1X0WB3B2B1B0Y3Y2Y1Y00000000000000000100000000100100000000100011000000011010000000010001011011010110110101101100011110110110110001011011101001101101111结论：结论：将将8421码转换为码转换为2421码码Verilog 模型：模型：module CT(codein,codeout);input 3:0 codein;output 3:0 codeout;reg 3:0 codeout;always(codein)begin if(codein=4b0000)&(codein=4b0101)&(codeinCP K J Q1CP K&XCLKZCLKXQ1Q0ZX Q1 Q0 J1 K1 J0 K0 Q1(t+1)Q0(t+1)Z激励方程：激励方程：输出方程：输出方程：00000 000 0000100 000 1001000 001 0001100 001 1110000 110 1010111 111 0011000 111 1011111 110 01功能：功能：X=1，模，模4加加1计数，计到计数，计到11时产生时产生循环进位循环进位Z=1；X=0时，停止计数。时，停止计数。8.画出图示同步时序电路初态画出图示同步时序电路初态Q3Q2Q1=001时的状态转换图，分析自启动特性。建立时的状态转换图，分析自启动特性。建立可自启动的可自启动的Verilog HDL模型。模型。D QCP D QCP D QCPQ3 Q2 Q1 CLK001100010000111011101110 从完全状态转换图可以看到，当电路处于无效状态时，从完全状态转换图可以看到，当电路处于无效状态时，不能经过有限个时钟节拍自动进入到有效循环，不能经过有限个时钟节拍自动进入到有效循环，故电路不能自启动故电路不能自启动module exam(clk,q);input clk;output 3:1 q;reg 3:1 q;always (posedge clk)case(q)3b001:q=3b100;3b100:q=3b010;3b010:q=3b001;default:qCLKCLRLDENTENP QAA QBB QCC QDD RCO1CPQ0Q1Q2Q30&Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 011001111000100110101011功能：从功能：从0到到11的模的模12计计数器数器 74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP=1B0B1B2B3=1=1G0G1G2G310.分析启动清零后分析启动清零后B3B2B1B0的状态转换序列，列表分析电路功能。的状态转换序列，列表分析电路功能。B3 B2 B1 B00000000100100011010001010110011110001001101010111100110111101111B3 B2 B1 B0G3 G2 G1 G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000 功能：功能：4位格雷码加位格雷码加1计数器计数器74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP清零01F11.分析图示电路的逻辑功能，并画出分析图示电路的逻辑功能，并画出F的波形图。的波形图。CP/CLRF状态变换序列：状态变换序列：QD QC QB QA0 0 0 00 0 1 00 0 1 10 1 0 00 1 1 00 1 1 11 0 0 01 0 1 01 0 1 11 1 0 01 1 1 01 1 1 1F=QD，12个个CP脉脉冲冲，F输输出出1个个脉脉冲冲，占占空空比比50%。所所以以，该该电电路路是是一一个个对对CP进进行行12分分频频的的电电路。路。12.分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立分析图示电路，写出启动清玲后电路的状态转换序列，说明功能并建立Verilog HDL 模型。模型。S1 S0 Rin A B C D LinCLK CLRQA QB QC QD111 1 1 0CP/CLR74LS19400001110110110110111功能：功能：4位左循位左循环一个环一个0module xuhuan_0_l(clk,q);input clk;output 3:0 q;reg 3:0 q;always (posedge clk)case(q)4b1110:q=4b1101;4b1101:q=4b1011;4b1 011:q=4b0111;4b0111:q=4b1110;default:q=8b1110;endcaseendmodule13.根据状态图建立状态转换表，说明电路功能并建立根据状态图建立状态转换表，说明电路功能并建立Verilog HDL模型。模型。0000/01111/11110/01011/00100/00001/01101/00010/00011/01100/0Q3Q0(t)Q3Q0(t+1)Z 0000 0001 0 0001 0010 0 0010 0011 0 0100 1011 0 0011 0100 0 1011 1100 0 1100 1101 0 1101 1110 0 1110 1111 0 1111 0000 1 module counter2421(clk,q,z);input clk;output z;output 4:1 q;assign z=(q=4b1111)?1:0;always(posedge clk)case(q)4b0000:q=4b0001;4b0001:q=4b0010;4b0010:q=4b0011;4b0011:q=4b0100;4b0100:q=4b1011;4b1011:q=4b1100;4b1100:q=4b1101;4b1101:q=4b1110;4b1110:q=4b1111;4b1111:q=4b0000;default:q=4b0000)&(codein=4b0101)&(codein=4b1001)codeout,oe=codein+4b0110,0;else codeout,oe=5b11111;else codeout,oe=5b11111;endendmodule 5.用用Verilog HDL描述一个描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（位数据并行传输时，符合奇校验约定的校验位发生器。（5分）分）6.用用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（触发器。（6分）分）module oddcheck(data,check);input 8:1 data;output check;assign check=(data);endmodulemodule JKff_2(clk,n_clr,n_set,j,k,q);input clk,n_clr,n_set,j,k;output q;reg q;always (posedge clk or negedge n_clr or negedge n_set)if(n_clr=0)q=0;else if(n_set=0)q=1;else case(j,k)2b00:q=q;2b01:q=0;2b10:q=1;2b11:q=q;endcase endmodule7.用用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿描述一个具有高有效同步置位、同步清零的下升沿D触发器。（触发器。（5分）分）module Dff_1(clk,clr,set,d,q);input clk,clr,set,d;output q;reg q;always(negedge clk)if(clr=1)q=0;else if(set=1)q=1;else q=d;endmodule8.用用Verilog HDL描述一个满足下列要求的计数器。（描述一个满足下列要求的计数器。（10分）分）（1）下降沿（）下降沿（047）10 加加1计数；计数；（2）电路具有一个低有效的异步清零端；）电路具有一个低有效的异步清零端；（3）电路具有一个高有效的计数使能端；）电路具有一个高有效的计数使能端；（4）电路具有一个高有效的循环进位（）电路具有一个高有效的循环进位（RCO）输出端。）输出端。module counter(clrn,clk,en,qout,rco);input clrn,clk,en;output 5:0 qout;output rco;reg 5:0 qout;always (posedge clk or negedge clrn)begin if (clrn)qout=0;else if(en=1)begin if(qout47)qout=qout+1;else qout=0;end else qout=4b0011)&(q4b1100)q=q+1;else q4b0011)&(q=4b1100)q=q-1;else q=4b1100;end end endmodule10.用用Verilog HDL描述一个左移循环一个描述一个左移循环一个“0”的的4位环形计数器。要求先画出能自启位环形计数器。要求先画出能自启 动的状态图，再进行描述。（动的状态图，再进行描述。（10分）分）q3:01110110110110111module xuhuan_0_l(clk,q);input clk;output 3:0 q;reg 3:0 q;always (posedge clk)case(q)4b1110:q=4b1101;4b1101:q=4b1011;4b1 011:q=4b0111;4b0111:q=4b1110;default:q=8b1110;endcaseendmodule其它其它11.用用Verilog HDL描述一个描述一个4位右移扭环形计数器。要求先画出能自启位右移扭环形计数器。要求先画出能自启 动的状态图，再进行描述。（动的状态图，再进行描述。（10分）分）module niu_4(clk,q);input clk;output 3:0 q;reg 3:0 q;always (posedge clk)case(q)4b0000:q=4b1000;4b1000:q=4b1100;4b1100:q=4b1110;4b1110:q=4b1111;4b1111:q=4b0111;4b0111:q=4b0011;4b0011:q=4b0001;4b0001:q=4b0000;default:q=4b0000;endcase endmoduleq3:000001000110011101111011100110001其它其它12.画出画出“011”序列检测器的原始状态图，再用序列检测器的原始状态图，再用Verilog HDL建模。（建模。（10分）分）ACB0/01/01/11/00/00/0module test_011(x,clk,z);parameter A=2B00,B=4B01,C=4B11;input x,clk;output z;reg z;reg 2:1 now,next;always (posedge clk)nowCP D QCP D QCPQ8 Q7 Q6 CLK D QCP D QCP D QCP D QCP D QCPQ5 Q4 Q3 data&RD out8 out7 out6 out5 out4 out3 out2 out1 S1 S0 Rin A B C D LinCLK CLRQA QB QC QD074LS194S1 S0 Rin A B C D LinCLK CLRQA QB QC QD174LS194RD out8 out7 out6 out5 out4 out3 out2 out1 CLK10data&则则（2）194实现实现module shift_r(data,clk,RD,out);input data,clk,RD;output 8:1 out;reg 8:1 q;assign out=(RD=1?)q:0;always(posedge clk)beginq1;q8=data;endendmodule则则（3）Verilog实现实现