版图技巧总结.doc

版图学习笔记】
一． Candence操作
二． DESIGN RULE
三． 各器件简述
四． 版图技巧
五． 布局布线
六． 版图流程
七． ELLA的心得
Candence操作
一．进入版图工作环境：
1。进入unit ：Xmanger1。3..9＝》Xbrowser＝》EDA4＝》用户名＝》密码
2． 界面上右键－》tools－》terminal－》
3． 在layout目录输入icfb 登陆Candence
icfb后面加“ ＆ "的作用是之后可以继续在Shell窗口操作命令
4． 在icfb窗口 tools－》library manager－》选择library，cell，view。
如果是新建，则FILE－》new里面新建。
5．在icfb窗口的tools－》library path 可以加库
二．最常用快捷键：
f:全景图
ctrl＋z：放大
shift＋z:缩小
shift＋f:详细版图（非symbol)
u:undo
w：上一界面
i:调用器件
q：看属性
r：画矩形
p:固定长度的可折线
l：lable 标注端口、电源、地等。所标识的金属层，用该层TEXT层标识。如，M6层金属则选择M6TEXT层。
s:拉伸收缩
Shift＋C：把线断开(注意:先选中线，再操作）
Shift＋M： merge（同上,先选中线）
k:标尺
shift＋k：取消标尺
器件旋转：q－》选rotate度数－》Apply
对于已选器件：“M“ 左键 右键旋转
g：格点 鼠标在各格点移动 一般不用 如果取消，则再按一次“g"
shift+x： 进入调用器件的下层
shift＋b：返回上层
F3：在选择了操作命令后,按F3可以显示旋转，宽度调整等被操作器件特性。该键很有用.
Undo默认为一步。若要增加次数，在ICFB窗口的OPTIONS里选择USER PREFERENCES，改变undo次数。
三．Layout环境界面常用操作
左边的窗口为“LSW”窗口。
AV:all view NV:no view AS:all select NS：none select
（在连线时,可以先选NV，所有层次都看不见，再选中需要连线的层次，则版图上只显示该层，方便连线.
需要修改时，可以选NS，再选择需要修改的层次,方便改动。按右键选择活动的层次。）
下面为各层.可自己修改，添加删除.
常见操作快捷方式已在上文归纳。以下是版图设计过程中一些遇到问题后总结的操作
打散单元：EDIT-〉HIERARCHY—〉FLATTEN—>FLATTEN PCELLS
完成版图后标端口:CREAT-〉PINS FROM LABLES
DRC以后找错误:VERITY—〉MARKERS-〉FIND
S操作中,先按“s”,再选择需要strentch的部分,再拉伸。
Shift＋c操作中，需要先选中需要CUT的线条。
在做GUARDRING里面，可以选择NDIFF_M1,选择一定的row和coloum,注意此时选择其中的”CONTACT“的行和列，这样就可以直接构成guarding。
二.DESING RULES
根据各不同工艺,DESIGN RULES各不相同。但大致尺寸仍然类似。规则也基本相同。
经过DRC，最容易出问题的：
1. 最小延伸：主要指多晶硅必须伸出有源区
2. 最小宽度：在线画好后，添加CONTACT与VIA等时，可能会因为位置摆放问题导致最小线宽不符合要求。
3. 最小间距:不仅要注意各层自己的间距,如METEL1与METEL1连线间间距，还要注意不同层之间间距符合设计规则。
4. 最小包围：由于要满足内层的最小宽度以及外层与内层的最小包围，因此在连接部分等处要求内层材料比原先宽度增加一些。
5. PSUB WITHOUT TAB:P衬底需要接地
本次DRC下来总结：
Via四周距离 一端必须大于规则距离，另三端大于最小包围。
P衬底接地和NWELL里接高必须和器件小于20UM
最高层金属间距稍大0。44 其他为0。28
电容两极板需要用第六层引线出来，若用第五层,则它会认为是电容板的一层,报错。
三．各器件简述
1。MOS管
2.三极管
3.电容
4。电阻
5。电感
在很多工艺库中,以上器件都是可以调用的。因此不需要自己画。如果没有可以调用的器件，就按照design rule中对各层的定义,自己绘制器件.
本次流片所用到的器件：
四．版图技巧Z
1．对敏感线的处理
对敏感线来说,至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声,交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走,这些线均接地.等于把它像电缆一样包起来。
2．匹配问题的解决
电路中如果需要匹配，则要考虑对称性问题。比如1:8的匹配，则可以做成3×3的矩阵，“1"的放在正中间，“8”的放在四周。这样就是中心对称.如果是2：5的匹配，则可以安排成AABABAA的矩阵.
需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致.
3．噪声问题的处理
噪声问题处理的最常用方法是在器件周围加保护环.
Nmos管子做在衬底上 因此周围的guardring是Pdiff，在版图上是一层PPLUS，上面加一层DIFF，用CONTACT连M1。Pdiff接低电位.
Pmos管子做在NWELL里面 因此周围的GUARDING是Ndiff,在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定,做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感,电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4．版图对称性
当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑.
常见的对称实现方式:
一般的,画好一半,折到另一半去,复制实现两边的对称。
如果对称性要求高的,可以用质心对称的方式，把管子拆分成两个,四个甚至更多.
如把一个管子拆成两个 可以AB
BA
的方式
如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
五．布局布线
布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置,在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便;各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排.在画好各模块后摆放时会做调整,但大局不变。
连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平;二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集.所以也不是死规则，在布线较稀疏的情况下可以做适量变通。
在布线时最重要的问题是考虑电路的各支路电流问题。首先要明确各支路电路的峰值，这样就能确定金属线的最小宽度.确保整条支路不会被电流过大而烧断。当然连线也不能太宽，这样的话电容会大。
电路中如果画到电流源可以离得较远,因为电流源理想的时候电阻无穷大,这就意味着电流源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。
六．版图流程
整体布局――各模块布局――模块布线――各模块通过DRC，LVS――整体布线――整体通过DRC，LVS，通过天线效应DRC――提取后仿参数
DRC:在线的有DIVA 只需把.rul文件放在相应目录下 直接在线跑
Dracula：非在线
LVS：也有DIVA,DRACULA等。本次使用calibre进行lvs。具体流程如下：
1． 版图生成GDS文件。在icfb窗口的“file”中选“export”的“stream”
2． 生成netlist。在ADS中的“tool”里export网表
3． 用LVS文件，修改其中对应的layyout和netlist文件名称.
把以上三个文件放在同一目录下。
EDA中在该目录下跑CALIBRE
命令： calibre（空格)－lvs（空格）做lvs的文件名
在生成的lvs.rep中找错误。
注意:layout中，gnd和vdd作为pin。Pin只用.txt对应的metal标识。
在跑好LVS后，要在版图上对应的地方找到可能的错误，需要以下步骤:
在icfb窗口： load“～/calivre.skl”
Calibre－Setup－Socket…
在lvs路径 caliber －rve svdb&
在【svdb】窗口 setup－layout viewer
七．ELLA的心得
1．关于电路的问题
画模拟版图首先要注意的是线宽问题。每条支路上的电流是多少要问清电路设计者。对于比较大电流的支路，线宽一定要满足电流，但也不能太宽，否则寄生电容肯定会大.可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。
画版图的时候也不能一味埋头苦画，远抱着质疑的态度。比如判断设计者给出的电流是否正确可信,给出的结构和器件尺寸是否合理等.这就需要对电路知识有很好的了解，懂电路来画版图才有意思。
2．关于ESD的问题
一般的工艺模型里可能会提供ESD模型。但是本次流片并没有.ESD需要自己画。参考文件中给出ESD的设计规则，有些是DRC做不出来的，需要自己注意.ESD需要在输入输出口，电源和地之间，不同的电源之间等都做,而且结构不同.
对于栅直接接到PAD的电路,需要特别注意。在栅往外接的时候接一个200欧姆的电阻，这样电流进来的时候不容易将栅极击穿.在该PAD两边最好放GND和VDD的pad，这样电流容易往两边走。
3．关于滤波电容问题
在电路的空隙地方填入滤波电容.具体接法是：
NMOS管的源漏接地,栅接电源；
PMOS管的源漏接电源，栅接地。
本次电路中滤波电容采用mm模型，管子做成10um×10um,四周围相应的GUARDRING.
4．关于天线效应
第一层金属在接栅时候如果面积很大就会收集离子使得电位升高而击穿栅氧层。此时应该将第一层金属断开,往上连接，最好连到最高层。如果需要走第一层就再连回来。
5．关于电源线和地线问题
电源线和地线一般在60um左右。但是线宽超出20um工艺上有问题因此需要打孔。本次电路的处理方式是没有打孔，将线接成三根20um的从pad引出来，布线时，按照
Vdd gnd vdd gnd vdd gnd 这样间隔的布线。
整个版图的电源和地线呈网格状，这样压降小，稳定。
6．学会看参考文件
总的文件是guideline 里面有一些规定。不像DRC那样必须遵守。这次没有仔细看。
关于DRC,LVS，LPE等的相关文件在给出的文件里都有。DESIGN RULE 等文件需要在画之前先有了解。
在画之前应该把这些信息过目一遍，心中有数。至少知道什么信息在什么地方。
7. 本次流片所画版图：
画版图需要极大的耐心和细心。最主要的是心态保持平和轻松，切忌烦躁。即使时间紧迫,也不能抱着得过且过的心态，一定要尽量做到最优.（水瓶座的完美主义这里发挥了作用）
虽然之前大家都说一个这样的chip一个月是非常紧张的，最后还是按时完成。只要相信自己能做到，就一定真的能做到.除此之外，还需要很强的韧性。如果看到DRC出来几万个错误也不能崩溃。其实可能都是一个问题造成的,逐一改过来就可以啦！！