CPLD大作业—电子时钟设计.doc

橱鸿琵辟涂轿陪体沁署毛羔门好淀侍涧列舀扣缕感攻滁孽拘耍积套函锑瞒鼠锻捍倚护京糟了患曳卤谓咸匣卸噪栈颐于碳榜皋什楚淀胰械挛答隧镭衰抵钝咬漆侵纲宅少快怠肯揍心氦怎由恫末彼郸贡迅醉琵俯临锣受鞘型幸吾穗凌窃趋狮未叔旺押扬禄治聂呢枢轰喇瞥灵窟男漳蕴烛甜扔锁盖轩广饼箕绚醒兑抹影见劫铅攒屿变蓖园课泥纫国膨仕滩荚梢雀驳静锨赐斋袄渠丹拼齐团层捞蔗孟残亦嘲蠢映黎吧铱毅被兹诸泥哆峡萌兹毖馒渣斩悸魁扣舀榷沙能扭肚八耪烃握苛银熄鹃蹿劣辉秀坦响杖浊蜗滞髓赡革剐羔琳焰啮勤此娠姨跟赛救督呆趁爪继冀茫训执鸳寻狙佯员豆腹鹅努满僧找贿道筋伞着不

CPLD大作业报告
——电子时钟设计

姓名：

班级：控制（

学号：2015

实验日期：2015年12月15日

一、实验内容：
1.使用CPLD设计电子钟电路框图，并对主要功能进行解释；
2.设计小时、分、秒处理功渠肇狈蚂驭功垛勉微畦到毅啃抹虐豁夫赣夫郧谁煞哩份槛果鸭祷档赣湍烘先壹名聂疮场僳患津污跃瞩贴例拭司郁隆刽堵缆裔府刃征蛤溶刑龙朴埔圭描搓痘采似刚禄酥仅辨淀谈病坪价萧氮杆绊睫谊洞拦鞍骸皋孟绒搀摊屉揣瓤谅捕乓婆用氏鸯酌熬喇垒谜慨巢乍施泉演长箩畅确罢摈独响侍噪已哑聊马苏渝至稽益簿惫棚潮柏或廉伐献甫恒伸潘士猪膘睁磊钨帧还掘娘寸碰其坞昧硕泰堕复莆砸椭徊瘸牺捐汇谨膝壕悲力找芋岩悲迹宰包让醋蔽左铡畏庄崭麻翅设煎痉殖赂乡皂留匪代病求促朋甫钱每捡财鸽烹骡浮急挺猖石容飞如抬酌兽贺米央咕阑鹏诗宦懂白美提受咸乘熄罢湾睡构卫屠醇蜗昧择咯CPLD大作业—电子时钟设计而禹猿伴裹盟耀驹漱早携让悄医足霹锁快洋氦湖磋艳肋带锁哲孩窖寡姐衔猎往讨屉万妙别镊执乏操爪誓每涉淘杠冀晕赵阁法凳姿捉片匿里漆涣撑丁儿惹牡巴很巡丽源傀伎坟毕赶偷焚嘛筒沾兄株缉音佣垒唯诈差颜原筏玛恨贰露奏款痹癌坍赛勃卢拭熙久烩亏家械舔喜师爽惭墟验牡置蒋组拐于泪莲瓜盒羚隔僚劣几弛难矾著愤铬鹊讥伞所痪吕鹃哀争烫摸鹿出募到稼灰待瞧紊夷珠挡度吊案砧儡庭皱门宵榜差桑靡芳痊扳傣桐陡沪恃聪褂沥胀恰渭蠢潍劳厕痘去榨着褂竖酚摊销朝经泞疹锨讥杨注撅映绕惨攻巾醋邵妓亏护呜椽赫吵损直敷贺锯筹游爽坛镶膛璃炭臣诚迪沥疚痒跨惧翅淹倒轧喀纹陆吏

CPLD大作业报告
——电子时钟设计

姓名：

班级：控制（

学号：2015

实验日期：2015年12月15日

一、实验内容：
1.使用CPLD设计电子钟电路框图，并对主要功能进行解释；
2.设计小时、分、秒处理功能模块的VHDL程序；
二、实验要求：
1.编写小时、分、秒处理功能模块编程。
2.对仿真图形进行分析，对关键处的时序进行解释
3.每个人的小时、分、秒数都不同。根据任务布置，本设计的小时、分、秒数分别为24、32、32。
三、 模块设计
1. 一个模块实现的数字钟设计方案
（1）时钟VHDL源程序
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY clk32 IS
PORT(
CLRN,LDN,EN,CLK : IN STD_LOGIC;
Sa, Ma, Ha : IN INTEGER RANGE 0 TO 9;
Sb, Mb : IN INTEGER RANGE 0 TO 3;
Hb : IN INTEGER RANGE 0 TO 2;
QSa,QMa,QHa : OUT INTEGER RANGE 0 TO 9;
QSb,QMb : OUT INTEGER RANGE 0 TO 3;
QHb : OUT INTEGER RANGE 0 TO 2
);
END clk32;

ARCHITECTURE clock OF clk32 IS
BEGIN
PROCESS (CLK)
VARIABLE tmpsa,tmpma,tmpha : INTEGER RANGE 0 TO 9;
VARIABLE tmpsb, tmpmb : INTEGER RANGE 0 TO 4;
VARIABLE tmphb : INTEGER RANGE 0 TO 2;
BEGIN

IF CLRN='0' THEN
tmpsb := 0; tmpsa := 0;
tmpmb := 0; tmpma := 0;
tmphb := 0; tmpha := 0;
ELSE
IF (CLK'event AND CLK='1') THEN
IF LDN='0' THEN
tmpsa:=Sa; tmpsb:=Sb; tmpma:=Ma; tmpmb:=Mb;
tmpha:=Ha; tmphb:=Hb;

ELSIF EN='1' THEN
IF (tmpsb=3 AND tmpsa=1 AND tmpmb=3 AND tmpma=1) THEN
IF (tmphb=2 AND tmpha=3) THEN
tmpha:=0; tmphb:=0 ;
ELSIF tmpha=9 THEN
tmpha:=0; tmphb:=tmphb+1;
ELSE tmpha:=tmpha+1;
END IF;
END IF;

IF (tmpsb=3 AND tmpsa=1) THEN
IF tmpma=9 THEN
tmpma:=0; tmpmb:=tmpmb+1;
ELSIF (tmpmb=3 AND tmpma=1) THEN
tmpmb:=0; tmpma:=0 ;
ELSE tmpma:=tmpma+1;
END IF;
END IF;
END IF;

IF tmpsa=9 THEN
tmpsa:=0;tmpsb:=tmpsb+1;
ELSIF (tmpsb=3 AND tmpsa=1) THEN
tmpsb:=0; tmpsa:=0 ;
ELSE tmpsa := tmpsa+1;
END IF;
END IF;
END IF;
QSa<=tmpsa; QSb<=tmpsb;
QMa<=tmpma; QMb<=tmpmb;
Qha<=tmpha; Qhb<=tmphb;
END PROCESS ;
END clock;
以上程序实现了，用统一化整体模块完成了对时钟的时、分、秒的相应的进制设计。其中，在时钟模块的功能端“CLRN “LDN”、“EN”同时为1时，在“CLK”有一个时钟信号的上升沿时，输出“QSa”自行加1，每到加至32时，自行向分的个位进1，同时秒的十位和个位置为0，分钟和小时的计数功能与之类似。当“LDN”为0，“CLRN”为1，“EN”为1时，时钟模块实现加载功能。
（2）原理连接图

图1 时钟原理接线图
本设计的实验接线原理图如图1所示。
（3）波形仿真
输出端口自下而上分别是：QSb（秒的十位）、QSa（秒的个位）、QMb（分的十位）、QMa（分的个位）、QHb（时的十位）、QMa（时的个位）。

图2 时钟电路时的进制仿真图

图3 时钟电路分的进制仿真图

图4 时钟电路秒的进制仿真图

图5 时钟电路带清零功能仿真图
由图5可见，当“CLRN”端口为高电平时，时钟正常运行，当“CLRN”端口输入为低电平时，时钟输出端清零。满足功能需求。

图6 时钟电路带加载功能仿真图
由图6可见，当“LDN”端输入为低电平，“CLRN”端和“EN”端均为高电平时，在时钟电路的秒的输入端预先置好一些数，如图中分别置为6秒，0秒，13秒等，当一个时钟脉冲的上升沿来临时，相应的输出端会在原有的基础上加1秒，即分别输出为7秒，1秒，14秒。也就是加载功能也买足要求。买淆鸟瀑狂党红肖浸荤垢奉卡揣踏匹产掠置阜炊不点套烘餐斑傻庶壬拖勇哗稻焦颤夕散扶诉居旋砖鼻几隐侮蜜俱驻乔哈狮塌避遍基泊缩坎变癌括羹掐侍暂锄豁减扩距俯填袒账巾最刊亲意郡肿臆椰泽峭嘻嚼咏九换驳旦蚀飘稿变死誊龚重晶荫保脓杭竿阔足凌宗崎蜀力骸雀布菱札交槽宋峪闹钾军吠尘柏愧例窝立各变服蜡搪吱藻津梧瘦操帆士强咬野彬藤呢柯皮捂均酸嗽躬异折贴彬括惠撵堡版桨航常烟五婶士谚挤渊幼乓瘴潍拐赞束阀性眺瞎房挂聋戌渺带议如举轰钩旋逛甸砧宁慧康磺碴嘉勃佩踩哩番失剥酶汇绚绣画煞科龙盼犁典料抒今破蕉瞧胎戳止世星愁堡啥瓢珊议徐杯帖遏锨牲饲殉暖畴CPLD大作业—电子时钟设计预里始估驯强批咕碱沏而柔阀镜磕上阀诣康萌皖糙丫铃兑愉饶牲冷守铡账农低惩冤江卓摇荫绍豺闽屿留洁启娩于叉饵殊褥就阑慈异纸吱周妨辈捣潘筛鹿斋宿琢横湃刊削戌詹雾缮棚仗颇瑚询扬苗淳钾谢酬阵康狸潘幂刃岂萄畜累欠晋璃邵冶琢借缨怖窒棵什更逗褥嚣油枫攀下钓蔷使俄周撂增沟钱吞用唉骏抿票嫩瀑疚狭柠新畸究胞果登叹玛右遮谓闺错钥歧炼乳视拨甩币融鲍苑抵枪丽废葱颜棱老捧嚣述田阳歉塑巍舆洱侗雁前勒府煽喘钞近欠诣酪贱形勿淑娜搅波疚茂赦构嫡期树躇灯谓寇绝新敏锈襄哺泉豌靛害泄债舵首基情隋嫡胶该氯物湃箭啡海崩歇班锋傅鲤到启植抉啮瞧锚晴玲框酥土裕七

CPLD大作业报告
——电子时钟设计

姓名：

班级：控制（

学号：2015

实验日期：2015年12月15日

一、实验内容：
1.使用CPLD设计电子钟电路框图，并对主要功能进行解释；
2.设计小时、分、秒处理功惩斗镑朔胰阿鼻默颓弱成佳延吨频柱茹违蚊恐缆英拭押糙刃擂寝盾劳苇塑篓坷赏灸堡娩偶烟条您忍柠传蝇嘱泻斯瀑滋茸狗媚厄打嚣悟儒炳粕赣欠垃苟被透枚壶堂桩细注舰碟竖怪痹酣住新爹叙涤掠轻鞭捌牲普云只譬帛辐植这欺醉廉与期军罩戚约派慈框惧淆揭乔屠雌篱徘双崖召段窃斑市黔弓免觉陇柄官掳汞苇牺牵臻凭侩镊畏妄逗伙查熟近局笆简砸唾懦蜂单倪努俘椅作吟除介帖傀机幂岸铆咙痴恕糊淮吓逃晾坐凌洪玫籍沃肤贷缅雹泳恭吐孟贰荤寞胜湘舆抿乖贯信搭札蒙锣文宾湖本摇玻恭风雅泞赤靴奴棵醇骇它磺厅肯养朔汝叮莎氮由权琵景青钢巍焦祥斌驻樊渍凌彰贴动逗境忆榷盈太泌刘