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matlab中fdatool使用说明

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基于MATLAB的滤波器设计
由于MATLAB的广泛使用和功能的不断更新，基于MATLAB的滤波器设计方法以其方便快捷的特点，受到了设计者的欢迎。下面将举例说明基于MATLAB的FIR滤波器的设计。
1 基于FDATool的FIR滤波器设计
使用FDATool设计FIR滤波器的具体步骤如下：
1.1 滤波器指标
若需要设计一个16阶的FIR滤波器（h(0)=0），给定的参数如下：
(1) 低通滤波器
(2) 采样频率FS为48kHz，滤波器FC为10.8kHz
(3) 输入序列位宽为9位（最高位为符号位）
在此利用MATLAB来完成FIR滤波器系数的确定。
1.2 打开MATLAB的FDATool
MATLAB集成了一套功能强大的滤波器设计工具FDATool（Filter Design & Analysis Tool），可以完成多种滤波器的设计、分析和性能评估。
单击MATLAB主窗口下方的“Start”按钮，如图B.1所示，选择菜单“ToolBox” →“Filter Design” →“Filter Design & Analysis Tool（FDATool）”命令，打开FDATool，如图B.2所示。

图B.1 FDATool的启动

图B.2 FDATool的主界面
另外，在MATLAB主命令窗口内键入“fdatool”，同样可打开FDATool程序界面。
1.3 选择Design Filter
FDATool界面左下侧排列了一组工具按钮，其功能分别如下所述：
● 滤波器转换（TransForm Filter）
● 设置量化参数（Set Quantization Parameters）
● 实现模型（Realize Model）
● 导入滤波器（Import Filter）
● 多速率滤波器（Multirate Filter）
● 零极点编辑器（Pole-zero Editor）
● 设计滤波器（Design Filter）
选择其中的按钮，进入设计滤波器界面，进行下列选择，如图B.3所示。

图B.3 FDATool设计FIR滤波器
● 滤波器类型（Filer Type）为低通（Low Pass）
● 设计方法（Design Method）为FIR，采用窗函数法（Window）
● 滤波器阶数（Filter order）定制为15
● 窗口类型为Kaiser，Beta为0.5
● FS为48kHz，FC为10.8kHz
最后单击Design Filter图标，让MATLAB计算FIR滤波器系数并作相关分析。
其系统函数H(z)可用下式来表示：
H(z)=
显然上式可以写成:
H(z)=
即可以看成是一个15阶的FIR滤波器的输出结果经过了一个单位延时单元，所以在FDATool中,把它看成15阶FIR滤波器来计算参数。
1.4 滤波器分析
计算完FIR滤波器系数以后，往往需要对设计好的FIR滤波器进行相关的性能分析，以便了解该滤波器是否满足设计要求。分析操作步骤如下：
选择FDATool的菜单“Analysis”→“Magnitude Response”，启动幅频响应分析如图B.4所示，x轴为频率，y轴为幅度值（单位为dB）。

图B.4 FIR滤波器幅频响应
在图的左侧列出了当前滤波器的相关信息：
● 滤波器类型为Direct Form FIR（直接I型FIR滤波器）
● 滤波器阶数为15
选择菜单“Analysis”→“Phase Response”，启动相频响应分析，如图B.5所示。由该图可以看到设计的FIR滤波器在通带内其相位响应为线性的，即该滤波器是一个线性相位的滤波器。

图B.5 滤波器相频响应
图B.6显示了滤波器幅频特性与相频特性的比较，这可以通过菜单“Analysis”→“Magnitude and Phase Response”来启动分析。

图B.6 滤波器幅频和相频响应
选择菜单“Analysis”→“Group Delay Response”，启动群时延分析。
FDATool还提供了以下几种分析工具：
● 群时延响应分析。
● 冲激响应分析（Impulse Response），如图B.7所示。
● 阶跃响应分析（Step Response），如图B.8所示。
● 零极点图分析（Pole/Zero Plot），如图B.9所示。

图B.7 冲激响应

图B.8 阶跃响应

图B.9 零极点图
求出的FIR滤波器的系数可以通过选择菜单“Analysis”→“Filter Coefficients”来观察。如图B.10所示，图中列出了FDATool计算的15阶直接I型FIR滤波器的部分系数。

图B.10 滤波器系数
1.5 量化
可以看到，FDATool计算出的值是一个有符号的小数，如果建立的FIR滤波器模型需要一个整数作为滤波器系数，就必须进行量化，并对得到的系数进行归一化。为此，单击FDATool左下侧的工具按钮进行量化参数设置。量化参数有三种方式：双精度、单精度和定点。在使用定点量化前，必须确保MATLAB中已经安装定点工具箱并有相应的授权。
1.6 导出滤波器系数
为导出设计好的滤波器系数，选择FDATool菜单的“File”→“Export”命令，打开Export（导出）对话框，如图B.11所示。

图B.11 滤波器系数Export对话框
在该窗口中，选择导出到工作区（Workplace）。这时滤波器系数就存入到一个一维变量Num中了。不过这时Num中的元素是以小数形式出现的：
Num=
Columns 1 through 9
-0.0369 0.0109 0.0558 0.0054 -0.0873 -0.0484 0.1805 0.4133 0.4133
Columns 10 through 16
0.1805 -0.0484 -0.0873 0.0054 0.0558 0.0109 -0.0369
2 基于MATLAB内建函数的FIR设计
在Matlab中已经内建有各种滤波器的设计函数，可以直接在程序中调用，这里介绍其中几个函数。
2.1 fir1函数
功能：设计标准频率响应的基于窗函数的FIR滤波器。
语法：b=fir1(n，Wn)；
b=fir1(n，Wn，‘ftytpe’)；
b=fir1(n，Wn，Window)；
b=fir1(n，Wn，‘ftype’，Window)；
说明：fir1函数可以实现加窗线形相位FIR数字滤波器设计，它可以设计出标准的低通、高通、带通和带阻滤波器。
b=fir1(n，Wn)可得到n阶低通，截至频率为Wn的汉明加窗线形相位FIR滤波器，0≤Wn≤1，Wn=1相当于0.5fs。滤波器系数包含在b中，可表示为

当Wn=[W1 W2]时，fir1函数可得到带通滤波器，其通带为W1＜w＜W2。
当ftype=high时设计高通FIR滤波器；当ftype=stop时，设计带阻滤波器。
在设计高通和带阻滤波器时，由于对奇次阶的滤波器，其在Nyquist频率处的频率响应为零，不适合构成高通和带阻滤波器。因此fir1函数总是使用阶数为偶数的滤波器，当输入的阶数为奇数时，fir1函数会自动将阶数加1。
b=fir1(n，Wn，Window)利用参数Window来指定滤波器采用的窗函数类型。其默认值为汉明窗。
b=fir1(n，Wn，‘ftype’，Window)可利用ftype和Window参数，设计各种滤波器。
2.2 fir2函数
功能：设计任意频率响应的基于窗函数的FIR滤波器。
语法：b=fir2（n，f，m）;
b=fir2（n，f，m，Window）;
b=fir2（n，f，m，npt）;
b=fir2（n，f，m，npt，window）;
b=fir2（n，f，m，npt，lap）;
b=fir2（n，f，m，npt，lap，Window）;
说明：fir2函数可以用于设计有任意频率响应的加窗FIR滤波器，对标准的低通、带通、高通和带阻滤波器的设计可使用fir1函数。
b=fir2（n，f，m）可设计出一个n阶的FIR滤波器，其滤波器的频率特性由参数f和m决定。参数f为频率点矢量，且f∈[0，1]，f=1对应于0.5fs。矢量f按升序排列，且第一个元素必须是0，最后一个必须为1，并可以包含重复的频率点。矢量m中包含了与f相对应的期望得到的滤波器的幅度。
b=fir2（n，f，m，Window）中用参数Window来指定使用的窗函数类型，默认值为汉明窗。
b=fir2（n，f，m，npt）中用参数npt来指定fir2函数对频率响应进行内插的点数。
b=fir2（n，f，m，npt，lap）中用参数lap来指定fir2在重复频率点附近插入的区域大小。
3 基于FDATool的HDL代码产生
在MATLAB 7 中，对数字滤波器的设计提供了与若干种现实方案的接口。此类接口提供MATLAB到设计工具的无缝连接，即MATLAB根据设计工具的文件格式，将包含滤波器设计参数的文件输出。设计工具导入该文件，并作为设计模块的一部分。在此类接口中包括与Xilinx公司和TI公司的接口，还包括C头文件以及HDL代码。
与FDATool的启动类似，单击MATLAB主窗口下方的“Start”按钮，选择“ToolBox”→“Filter Design HDL coder”→“Filter Design & Analysis Tool(FDATool)”,打开FDATool。
根据上节相同的设计和分析步骤，对FIR滤波器进行分析和设计，在设计完毕之后，可以得到滤波器系数。此时就可以应用设计工具接口。
3.1 C语言头文件的产生
选择FDATool菜单的“Targets”→“Generate C Header”命令，打开产生C语言头文件的窗口，如图B.12所示。

图B.12 产生C语言头文件
可以看到输出的头文件中，变量名和变量长度名可以自定义，变量输出的格式也有很多种可以选择。根据在FDATool量化时选用的量化方式，窗口中会显示推荐使用的输出格式。
产生的头文件内容如下：
/*
* Filter Coefficients (C Source) generated by the Filter Design and Analysis Tool
* Generated by MATLAB(R) 7.0
* Generate on：22-Dec-2005 11:42:24
*/

/*
* Discrete-Time FIR Filter (real)
*------------------------------------
* Filter Structure ：Direct-Form FIR
* Filter Order ：15
* Stable ：Yes
* Linear Phase ：Yes (Type 2)
*/

/* General type conversion for MATLAB generated C-code */
# include“tmwtypes.h”
/*
* Expected path to tmwtypes.h
* C:\MATLAB7\extern\include\tmwtype.h
*/
const int BL = 16；
const real64_T B[16]={
-0.03687003131181, 0.01091744268631, 0.0558306521771, 0.005429393216792,
-0.08726921427845, -0.04839711653448, 0.1804973650249, 0.4133400743259
0.4133400743259, 0.1804973650249, -0.04839711653448, -0.08726921427845,
0.005429393216792, 0.0558306521771, 0.01091744268631, -0.03687003131181
}；
3.2 Xilinx系数文件的产生
选择FDATool菜单的“Targets”→“Xilinx Coefficients（.COE）file”命令，MATLAB直接提示文件的保存位置，保存完毕之后另开一个窗口显示该文件的内容。典型的文件内容如下所示。
;
; XILINX CORE Generator(tm) Distributed Arithmetic FIR filter coefficient (.COE) File
; Generated by MATLAB (R) 7.0 and the Filter Design Toolbox 3.0.
;
; Generated on：22-Dec-2005 12：03：10
;
Radix = 16 ；
Coefficient_Width = 16 ；
CoefData = 0000,
079c,
05a2,
f90b,
f166,
0000,
2272,
4000,
4000,
2272,
0000
f166,
f90b,
05a2,
079c,
0000;
这些系数已经运用二进制补码对其进行了运算，所以可以表示成十六进制。
3.3 CCS接口
CCS（Code Composer Studio）是TI公司为其数字信号处理器开发的集成开发环境（IDE）。在HDL coder中，可以向CCS输出C语言头文件或者直接写入处理器的存储空间中，然后由CCS本身作进一步的处理。在此接口中，可以选择目标板和目标处理器的型号，在这里目标板的型号一般只能是TI公司提供的专用EVM板。上述型号必须手动输入。
选择FDATool菜单的“Targets”→“Code Composer Studio(R)IDE”命令，打开CCS接口。此接口的窗口如图B.13所示。

图B.13 CCS接口窗口
3.4 HDL语言的生成
选择FDATool菜单的“Targets”→“Generate HDL”命令，打开生成HDL源代码的窗口，该窗口如图B.14所示。

图B.14 生成HDL源代码的窗口
在生成HDL文件时，可以选择生成VHDL或是Verilog HDL。可以对时钟信号、复位信号、进程、构造体和实体的定义等等进行设置。最后可以选择文件输出的文件夹和文件名。
文件一般有如下内容和格式：
-- ------------------------------------
-- Module : filter
-- Generated by MATLAB(R) 7.0 and the Filter Design HDL Coder 1.0
-- Generated on : 2005-12-22 12:33:35
-- HDL Code
-- 此处显示滤波器特性以及输出HDL代码时的设置
------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.ALL;

ENTITY filter IS
PORT ( clk : IN std_logic;
clk_enable : IN std_logic;
reset : IN std_logic;
filter_in : IN std_logic_vector (15 DOWNTO 0) ; -- sfix16_En15
filter_out : OUT std_logicvector (15 DOWNTO 0) --sfix16_En9
);
END filter;
---------------------------------------------------------------------
--Module Architecture : filter
---------------------------------------------------------------------
ARCHITECTURE rt1 OF filter IS
--局部函数
--类定义
TYPE delay_pipeline_type IS ARRAY (NATURAL range＜＞) OF signed (15 DOWNTO 0);
--sfix16_En15
--定义常数
CONSTANT coeff1:signed(15 DOWNTO 0):=to_signed(0,16);--sfix16_En14
CONSTANT coeff2:signed(15 DOWNTO 0):=to_signed(1948,16);--sfix16_En14
CONSTANT coeff3:signed(15 DOWNTO 0):=to_signed(1442,16);--sfix16_En14
CONSTANT coeff4:signed(15 DOWNTO 0):=to_signed(-1781,16);--sfix16_En14
CONSTANT coeff1:signed(15 DOWNTO 0):=to_signed(0,16);--sfix16_En14
CONSTANT coeff2:signed(15 DOWNTO 0):=to_signed(1948,16);--sfix16_En14
CONSTANT coeff3:signed(15 DOWNTO 0):=to_signed(1442,16);--sfix16_En14
CONSTANT coeff4:signed(15 DOWNTO 0):=to_signed(-1781,16);--sfix16_En14
CONSTANT coeff5:signed(15 DOWNTO 0):=to_signed(-3738,16);--sfix16_En14
CONSTANT coeff6:signed(15 DOWNTO 0):=to_signed(0,16);--sfix16_En14
CONSTANT coeff7:signed(15 DOWNTO 0):=to_signed(8818,16);--sfix16_En14
CONSTANT coeff8:signed(15 DOWNTO 0):=to_signed(16384,16);--sfix16_En14
CONSTANT coeff9:signed(15 DOWNTO 0):=to_signed(16384,16);--sfix16_En14
CONSTANT coeff10:signed(15 DOWNTO 0):=to_signed(8818,16);--sfix16_En14
CONSTANT coeff11:signed(15 DOWNTO 0):=to_signed(0,16);--sfix16_En14
CONSTANT coeff12:signed(15DOWNTO 0):=to_signed(-3738,16);--sfix16_En14
CONSTANT coeff13:signed(15DOWNTO 0):=to_signed(-1781,16);--sfix16_En14
CONSTANT coeff14 :signed(15DOWNTO 0):=to_signed(1442,16);--sfix16_En14
CONSTANT coeff15:signed(15 DOWNTO 0):=to_signed(1948,16);--sfix16_En14
CONSTANT coeff16:signed(15 DOWNTO 0):=to_signed(0,16);--sfix16_En14
--信号
SIGNAL delay_pipeline :delay_pipeline_type (0 To 15);sfix16_En15
SIGNAL product15 :signed(31 DOWNTO 0);--Sfix32_En29
SIGNAL product14 :signed(31 DOWNTO 0);--Sfix32_En29
SIGNAL product13 :signed(31 DOWNTO 0);--Sfix32_En29
SIGNAL product12 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product10 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product9 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product8 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product7 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product5 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product4 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product3 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL product2 :signed(31 DOWNTO 0);-- Sfix32_En29
SIGNAL sum1 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp :signed(32 DOWNTO 0);--sfix33_En29
SIGNAL sum2 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_1 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum3 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_2 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum4 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_3 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum5 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_4 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum6 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_5 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum7 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_6 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum8 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_7 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum9 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_8 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum10 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_9 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL sum11 :signed(39 DOWNTO 0);--sfix40_En29
SIGNAL add_temp_10 :signed(40 DOWNTO 0);--sfix41_En29
SIGNAL output_typeconvert :signed (15 DOWNTO 0); -- Sfix16_EN9
SIGNAL output_register :signed (15 DOWNTO 0); -- Sfix16_EN9
BEGIN
--块声明
Delay_pipeline_process : PROCESS (clk , reset )
BEGIN
IF reset = ‘1’ THEN
delay_pipeline(0 to 15 )<=(OTHERS=>(OTHERS=>’0’));
ELSIF clk’event AND clk = ‘1’ THEN
IF clk_enable=’1’ THEN
delay_pipeline(0)<=signed(fliter_in);
delay_pipeline(1 to 15 )<=delay_pipeline(0 to 14) ;
END IF ;
END IF ;
END PROCESS Delay_pipeline_process;
Product15 <= delay_pipeline(14) * coeff15 ;
Product14 <= delay_pipeline(13) * coeff14 ;
Product13 <= delay_pipeline(12) * coeff13 ;
Product12 <= delay_pipeline(11) * coeff12 ;
Product10 <= delay_pipeline(9) * coeff10;
Product9 <= resize(delay_pipeline(8)(15 DOWNTO 0) & “ 00000000000000”,32);
Product8 <= resize(delay_pipeline(7)(15 DOWNTO 0) & “ 00000000000000”,32);
Product7 <= delay_pipeline(6) * coeff7;
Product5 <= delay_pipeline(4) * coeff5 ;
Product4<= delay_pipeline(3) * coeff4 ;
Product3 <= delay_pipeline(2) * coeff3 ;
Product2 <= delay_pipeline(1) * coeff2 ;
add_temp<=resize(product2 ,33) +resize(product3,33);
Sum1<=resize(add_temp,40);
add_temp_1<=resize(sum1 ,41) +resize(product4,41);
Sum2<= add_temp_1 (39 DOWNTO 0);
add_temp_2<=resize(sum2 ,41) +resize(product5,41);
Sum3<= add_temp_2 (39 DOWNTO 0);
add_temp_3<=resize(sum3 41) +resize(product7,41);
Sum4<= add_temp_3 (39 DOWNTO 0);
add_temp_4<=resize(sum4 ,41) +resize(product8,41);
Sum5<= add_temp_4 (39 DOWNTO 0);
add_temp_5<=resize(sum5 ,41) +resize(product9,41);
Sum6<= add_temp_5 (39 DOWNTO 0);
add_temp_6<=resize(sum6 ,41) +resize(product10,41);
Sum7<= add_temp_6 (39 DOWNTO 0);
add_temp_7<=resize(sum7 ,41) +resize(product12,41);
Sum8<= add_temp_7(39 DOWNTO 0);
add_temp_8<=resize(sum8 ,41) +resize(product13,41);
Sum9<= add_temp_8 (39 DOWNTO 0);
add_temp_9<=resize(sum9 ,41) +resize(product14,41);
Sum10<= add_temp_9 (39 DOWNTO 0);
add_temp_10<=resize(sum10 ,41) +resize(product15,41);
Sum11<= add_temp_10 (39 DOWNTO 0);
output_typeconvert<=resize(shift_right(sum11(35 DOWNTO 0)+(“0”& (sum11 (20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20) & NOT sum11(20))),20 ) ,16);
Output_Register_process : PROCESS (clk ,reset)
BEGIN
IF reset =’1’ THEN
Output_register<=(OTHERS=>’0’);
ELSIF clk’event AND clk =‘1’THEN
IF clk_enable = ‘1’ THEN
Output_register<=output_typeconvert;
END IF;
END IF;
END PROCESS Output_Register_process;
--任务声明
filter_out <=std_logic_vector(output_register);
END rtl;
与此同时，还会生成一个所谓test bench文件，产生用于检验滤波器响应的测试向量。

实验 3: 设计 FIR（有限冲激响应）滤波器

针对 Spartan-3E 开发套件

介绍
在这个实验里, 将向你展示通过系统发生器的FIR 和 FDATool模块来指定、模拟和实现FIR滤波器的方法. FDATool 模块被用来定义滤波器的阶数和系数, FIR模块被用作 Simulink 模拟以及在 FPGA中用 Xilinx ISE来实现设计.你也可以通过实际硬件来运行它以验证这个设计的功能.

注意: 在 c:\xup\dsp_flow\labs\labsolutions\lab3\ 目录下有完整的例子.
目标
在完成这个试验后, 你将能够:

· 用 FDATool 模块输入你的滤波器指数，在设计中使用产生的系统或把它储存在工作区
· 使用具有 FDATool 模块产生的系数的FIR模块, 并在Simulink中运行 bit-true 仿真
· 产生设计并用 Resource Estimator 模块和post-map 报告估计资源利用量
设计描述

你是Cyberdyne系统的一个dsp设计者. 你的公司正在调查用数字滤波器代替安防检测器中的模拟滤波器，以尝试提高性能和降低整个系统的成本. 这将使贵公司可以进一步渗入日益增长的安防市场. 一个单频取样滤波器设计如下:
· Sampling Frequency (Fs)（采样频率） = 1.5 MHz
· Fstop 1 = 270 kHz
· Fpass 1 = 300 kHz
· Fpass 2 = 450 khz
· Fstop 2 = 480 kHz
· Attenuation on both sides of the passband（双边通频带衰减） = 54 dB
· Pass band ripple（通频带脉动） = 1
因为灵活性和上市时间的原因，Cyberdyne已经选择FPGA来实现它. 你的HDL设计经验是有限的. 因为你对MathWorks的产品比较熟悉，所以System Generator for DSP会是一个在FPGA中实现滤波器的优秀解决方案.

你的经理 Miles Booth 已经要求你创建一个在即将完成的 Spartan-3E™ 原型板上实现的滤波器的原型. 这个原型必须尽可能快地完成，这是因为Aggressive Security会议即将来临, 这个会议是业界今年最大的会议，我们不能错过它.

你的经理已经提供了具有输入源和输出接收端的最初模型. 你的设计必须用随机输入源和来自DSP Blockset的chirp信号来仿真. 为分析滤波器的输出, 输入和输出信号在频谱示波器中显示. 频谱示波器用来比较在FPGA中实现的定点 FIR 滤波器的录放频谱响应.

两个不同的输入源用来仿真这个滤波器:
· chirp 信号模块, 其扫描频率为 6