示波器文献综述.docx

数字存储示波器文件综述目录目录目录11、项目概述22、数字示波器的基本原理及特点22.1、基本原理22.2、主要特点22.3、主要技术指标33、系统总体设计方案43.1、方案论证比较43.2、系统详细功能图73.2.1、程控放大73.2.2、高速A/D73.2.3、FPGA83.2.4、ARM处理器84、参考文献81、 项目概述示波器作为电子工程师常用的一种电子测量仪器，它能测试出高速变化的信号的不同电量，如电压、电流、频率、相位、调幅度等等。能够帮助工程师快速发现设计者存在的问题，用途十分广泛。然而传统的示波器体积大、功耗高、价格昂贵、对工作电压要求高等等的特性，让传统的示波器只能使用在实验室中，对于需要现场测量的一些信号，就可能有心无力了。相比较而言，手持示波器体积小，功耗低，工作电压要求低，使用方便灵活。手持示波器正在以这些优秀的性质，在市场上占据越来越多的比重。目前，国内具有自主知识产权的数字存储示波器产品还非常少，高昂的价格阻碍了数字存储示波器在生产和试验中广泛的应用。在研究剖析数字存储示波器产品工作原理的基础上，本文利用ARM+FPGA设计示波器，并详细论述了其设计和实现过程2、数字示波器的基本原理及特点2.1、基本原理数字示波器就是利用A/D转换器将模拟信号转换为数字信号，然后存储在半导体存储器FIFO中，需要时从FIFO读取相应的数据，通过ARM处理器将读取到的数据显示在TFT彩屏之上。数字示波器的主要性能取决于A/D转换器、FIFO读写速度、微处理器等，因此，相比较模拟示波器而言，数字示波器精度更高，处理速度可以达到更快。2.2、主要特点与模拟示波器相比较，数字示波器有很多特点，主要如下：1、具备波形存储的功能，存储的时间可以无限延长，对于观察单次脉冲信号极为重要。2、波形的存储取样与显示是两个独立的环节，对于较高频率的信号可以采用高速的采样及存储，对于频率低的信号可以较低速率的取样与存储。显示部分可以选择一个相对固定的读取速度，以获得较清晰稳定的波形。3、测量准确率高，采用晶体振荡器作为时钟输入，数字示波器有很高的测时准确性，同时高分辨率的A/D转换器，也使测试的结果精度大大提高。4、示波器可以有很强的数据处理能力，内部使用微处理器，能实现多种参数的测量，如上升时间，下降时间，峰峰值，脉宽等参数，还能对波形进行频谱分析，实现平均值，取上下限等复杂的运算处理。5、可以与外部进行通讯，有了数据外部接口，数字示波器可以方便的将存储的数据发送到计算机或其他的外部设备。通过计算机实现更复杂的数据分析及运算处理。2.3、主要技术指标（1）频带宽度当示波器输入不同频率的等幅正弦信号时，屏幕上显示的信号幅度下降3dB所对应的输入信号上、下限频率之差，称为示波器的频带宽度，单位为MHz或GHz。（2）采样速率：采样速率是指单位时间内在不连续的时间点上获取模拟输入量并进行量化的次数，也称数字化速率，单位用Sa/s（ Sampling/s ）表示。用每秒钟完成的AD转换的最高次数来衡量。常以频率来表示，取样速率越高，反应仪器捕捉高频或快速信号的能力愈强。取样速率主要由AD转换速率来决定。数字存储示波器的测量时刻的实时取样速率可根据被测信号所设定的扫描时间因数(即扫描一格所用的时间)来推算。其推算公式为 （1）式中，N为每格的取样点数，t为扫描时间因数。在进行信号数字化的时候为保持足够的信号细节，就要求采样时钟的频率至少应为信号本身所包含的最高频率的两倍。这个要求通常成为香农采样定理或者乃奎斯特定律。然而，为了避免混叠现象和较好的再现所测信号的波形，示波器的采样率一般需要达到被测信号频率的10倍甚至20倍以上。如此的话，在不少情况下，就会存在显示点数不够的问题，例如用采样率为500MS/s的示波器观测100MHz的正弦信号，则每个周期上只显示5个采样点，观测效果较差。(3)分辨率 分辨率指示示波器能分辨的最小电压增量，即量化的最小单元。它包括垂直电压灵敏度(电压分辨率)和水平时间灵敏度 (时间分辨率)。垂直电压灵敏度与AD转换的分辨率相对应，常以屏幕每格的分级数(级/div)或百分数来表示。水平时间灵敏度由取样速率和存储器的容量决定，常以屏幕每格含多少个取样点或用百分数来表示。取样速率决定了两个点之间的时间间隔，存储容量决定了一屏内包含的点数。一般示波管屏幕上的坐标刻度为8*10div(即屏幕垂直显示格为8格，水平显示格为10格)，如果采用8位的AD转换器(256级)，则垂直分辨率表示为32级/div，或用百分数来表示为1/256=0.39%：如果采用容量为1k的RAM，则水平分辨率为1024/10=100点/div。(4)存储容量 存储容量又称记录长度，它由采集存储器(主存储器)最大存储容量来表示，常以字为单位。数字存储器常采用256，512，1K等容量的高速半导体存储器。3、系统总体设计方案本章主要对数字存储示波器的外部特性进行分析，描述示波器的主要功能及示波器的输入与输出阐述示波器功能的基本框图与基本原理。3.1、方案论证比较方案一：采用80C51单片机为控制核心，其系统框图如图3.1.1所示。对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM，然后由单片机控制将数据送至D/A输出。图3.1.1方案一系统框图这种方案结构较为简洁，但很明显，A/D的最高采样速度达1MHz，由普通单片机直接处理这样速率的数据难以胜任，采用高档单片机甚至采用DSP芯片，成本偏高不说，还将大大增加开发的难度。而且目前常用的外接RAM芯片时钟周期一般为40MHz50MHz，难以达到高速数据存储的要求。方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心，利用FPGA的层次化存储器系统结构，使用FPGA内部集成的基本逻辑功能块配置成双端口同步RAM对采集信号进行存储，完成设计指标。其系统框图如图3.1.2所示。图3.1.2方案二系统框图由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理，而且使用FPGA内部存储模块完成输入信号的量化存储，在存储速度上有着外接RAM无法比拟的优势。方案三：以Cortex-M3内核的ARM为主控制器以FPGA相配合的方案如下面图3.1.3所示：图3.1.3方案三系统框图微处理器采用32位处理器，内部采用ARM公司Cortex-M3内核，工作主频最高可达72MHz,再在其上面移植开源的实时操作系统C/OS-II系统，确保系统的实时性和稳定性。由于高速A/D转换器的速度太快，ARM处理数据的速度跟不上，所以在中间加入FIFO高速缓存器。利用ARM来控制TFT液晶屏刷新波形，可实现更高频率的信号的波形刷新和显示。方案比较：方案一虽然简单，但是51单片机处理能力有限，无法实现数字示波器的基本指标；方案二采用FPGA虽然能深入开发数字示波器，然而，其成本偏高，即使加入SOPC软核，其软件压力也很大。方案三是能够实现嵌入式数字示波器基本指标的良好方案，器件成本不高，实时操作系统C/OS-II 简化编程，提供系统实时性和稳定性，FPGA为ARM提供各种支持。因此，本设计最终选择方案三开展设计。3.2、系统详细功能图3.2.1、程控放大信号的处理主要是对被测输入信号在幅度与偏移方面进行线性处理，使信号在垂直方向上处于A/D转换器的输入范围内。待测模拟信号输入到数字示波器时首先要经过相关的处理才能够送给ADC，因为ADC对输入电压的幅度有一定的要求，一般为0-5V，或者0-2V等。对于输入的模拟信号，要根据不同的垂直灵敏度做出调整，具体说就是把小电压信号放大，将大电压信号衰减使之符合ADC的输入电压范围。因此，需要对电压大小不同的信号进行增益调整。通常可以使用增益可调的放大电路。需要注意的是放大电路的增益系数和频带的关系。同时，为防止ADC因输入大的电压信号而烧毁，可以加入限幅电路。处理过的模拟信号需要经过ADC进行量化编码。通常在进行A/D转换之前要加上比较电器，作为模拟电路和数字电路之间的接口电路。3.2.2、高速A/DA/D转换器ADS830是德州仪器公司的一个8位分辨率高速模数转换器，其采样频率范围是10kSa/s 60MSa/s。它的参考电压源可选择为内部参考和外部参考，这里为了简化设计，选用它的内部参考电压源。虽然ARM主频最高高达72MHz，但是在程序里对A/D采集回来的数据的处理速度实际上是比不上ADS830的60MHz采样频率的，所以为了缓冲高速数据，中间加入高速缓存器FIFO。FIFO(先进先出)存储器，工作方式是不依靠地址线，随着写入或读取信号来对数据指针进行递加或递减，来实现对数据的寻址。FIFO是例化FPGA内部资源得到的，存储深度可随时更改，暂时定为4K，还有两个存储标志位，数据满和数据空标志。这里用到了它的“数据满标志”，当ARM读取数据满标志，如果为高，证明FIFO存储器已经读取了4096个ADS830的数据，然后暂停对A/D转换器数据的读取。ARM处理当前存储区的数据；等待出来完毕，再次让FIFO读取ADS830的数据，如此循环即可得到当前示波器输入信号的完整波形数据。3.2.3、FPGA主要用到了FPGA例化了一个FIFO，为高速A/D与ARM的接口提供一个高速数据缓存，可以灵活的控制系统功能，通过LED显示FPGA内部FIFO的读写控制信号，以及FIFO的状态，通过FPGA内部的锁相环模块，提供给A/D稳定的采样频率，对信号的频率进行测量，将信号频率信息传送到ARM，由ARM灵活的控制FIFO的读写时序。FPGA内部还有一个供测试的串口模块，可以与各种满足串口通讯协议的设备通讯。3.2.4、ARM处理器ARM处理器模块使整个系统的核心，它需要接收FPGA内部FIFO传输过来的数据，还原波形，由按键选择触发方式，调节增益大小，控制FIFO时序，显示人机交互的画面，驱动彩屏，显示各种波形的数据，通过USB接口与上位机通讯。4、参考文献1周永宏.基于ARM和CPLD的便携式数字存储示波器硬件平台设计. 2005.042夏宇闻. verilog数字系统设计教程. 北京航天航空大学出版社.2013.07 3吴厚航. 深入浅出玩转FPGA. 北京航天航空大学出版社.2008.064EDA先锋工作室. Altera_FPGACPLD设计_基础篇.人民邮电出版社.2005.075朱明强.基于单片机及CPLD的数字存储示波器的研究与设计. 2008.066张雅珍.基于FPGA和ADS830数字示波器设计. 电子测量技术.2009,32（10）7何敬银，李会平.基于FPGA的便携式数字示波器的设计与实现. 青岛大学学报.2013.098黄成林.基于FPGA数字存储示波器的设计. 2008.018