亚65纳米SRAM的稳定性分析与设计讲解学习.docx

此文档收集于网络，如有侵权请联系网站删除亚65纳米SRAM的稳定性研究与设计 中文摘要亚65纳米SRAM的稳定性研究与设计中文摘要SRAM是计算机系统中的必不可少的组成部分，它扮演着直接与CPU对话的重要 角色。尺寸不断缩小的COMS工艺技术有利于提高SRAM性能，减小面积，降低功耗。 与此同时，由先进工艺技术带来的阈值电压波动和工作电压降低影响了SRAM的稳定 性，尤其进入65纳米后，SRAM稳定性面临的挑战更加严峻。先进工艺下的SRAM稳定性引起了包括Intel，Renesas，MIT等知名IC设计制造公司和科研院的极大关注。 本论文研究分析了CMOS工艺和对SRAM稳定性的影响，提出了一种基于直流分压 思想的稳定性提高技术，该技术通过降低读周期内的字线电压提高读稳定性，降低写 周期内的单元电压提高写稳定性。与目前业界现有稳定性提高技术相比，本论文所提 技术有以下特点：字线电压和存储单元电压调节采用可编程的方法，利于控制精确 稳定性；电路实现简单，易于集成到SRAM；利用SRAM固有时序，无需额外时序 控制；版图面积开销小。本文所提技术用于65纳米工艺SR&!I设计。SRAM含有8K个位单元，存储深度为 256，每个存储单元32位，其中字线64根，位线128根，单元面积为0625um2，稳 定性提高电路的面积占总面积的比例小于2。该SRAM在UMC公司的Logic andMixed-Mode IPl0M，1OV，Standard Performance，Low-k-r-艺上流片。流片测试结果表明：跚瑚工作电压在1ovO6V范围内变化时，字线电压和存储单元都会随着 SRAM工作电压线性降低，这验证了直流分压技术的优点；通过编程来调解存储单元 电压，SRAM最小写工作电压降低130170mY，写稳定性提高约15；采用该技术所增 加的功耗小于1。关键词：静态随机存储器读写稳定性读写辅助电路读写裕度此文档仅供学习和交流亚65纳米SRAM的稳定性研究与设计 英文摘要Research on and Design of Sub一65nm SRAM Stability AbstractSRAM is an important part of computer system and play a important role in direct interface with CPUThe scaling CMOS techniques feature high SRAM performance，small area,and low power,while it poses the unfavourable effect on SRAM stabilityEspecially when CMOS technology goes beyond 65 nm node，SRAM stability encounter serioius challenges，inducing the great concerns of the world famous IC design and manufacturer corporations and research associations such as Intel，Renensas and MIT etcThis thesis research and analyse the process impact on SRAM stability,and present all DC voltage division technique to improve stablilityLowering the word line voltage during SRAM read cycle Can improve read stabilityLowering the cell voltage during write cycle can improve write stabilityCompared to current techniques,the proposed method have features：OThe programmable word line and cell voltage settings benefit precise contr01The cicuit implementation is easily integrated into SRAM(参Using SRAM internaltiming avoid complex timing generation(蕉)Area penalt3t is negligibleThis proposed technique is used to 65nm SRAM designIt is composed of 8K bits，256 words depth，32 bits width，64 word lines,1 28 columns and cell谢nl area of 0625um2The stability improvement circuit accout for about 2total layout areaThemanufactured chips test report shows：The word line and c。ell voltatge could lower linearily accortding to SRAM operation voltage varying from 10V to 06V,whieh is just the feature of DC voltage division。With the programmable settings,the minimum write voltage can improve by 1 30mV to 170mV,meaning the write stability improvement by 1 5The extra power consulned by this technique is less than 1Keywords：SRAM Read and Write Stability RWAC I沁ad and Write MarginII苏州大学学位论文独创性声明及使用授权的声明学位论文独创性声明本人郑重声明：所提交的学位论文是本人在导师的指导下，独立进 行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不含 其他个人或集体已经发表或撰写过的研究成果，也不含为获得苏州大学 或其它教育机构的学位证书而使用过的材料。对本文的研究作出重要贡 献的个人和集体，均已在文中以明确方式标明。本人承担本声明的法律 责任。研究生签名：至弦垒奎日学位论文使用授权声明苏州大学、中国科学技术信息研究所、国家图书馆、清华大学论文 合作部、中国社科院文献信息情报中心有权保留本人所送交学位论文的 复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本 人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文 外，允许论文被查阅和借阅，可以公布(包括刊登)论文的全部或部分 内容。论文的公布(包括刊登)授权苏州大学学位办办理。日期：五姆研究生签名：Et期竺墨!：导师签名：谚劾莎吵y亚65纳米SRAM的稳定性研究与设计第一章引言第一章引言本章首先阐述SRAM的基本概念和稳定性基础知识，然后介绍论文研究背景和国 内外现状，最后说明本设计的主要工作特点。11 SRAM概述存储器按照工作方式分为易失性和非易失性两类。非易失性存储器的数据在掉电 后不会丢失，再次上电后仍保持先前的数据不变。易失性存储器的数据在掉电后丢失， 再次上电后的数据为随机数据。易失性存储器又可分为静态和动态两种，两者的区分 在于维持数据是否需要刷新电路，静态存储器无需刷新电路，而动态存储器则不同。 静态随机存储器SRAM是Static Random Access Memory的缩写，是易失性存储 器。在所有存储器中，SRAM速度最快，因此它是计算机系统中直接与CPU交换数据 的器件。不管是大型机中的Cache，还是SOC中的寄存器，SRAM是用于与CPU直接交 换数据的必不可少的部件，可以说含有CPU的系统，就要用到SRAM，甚至在没有CPU的系统中也需要SRAM，如高速数据采集系统。 一个SRAM系统主要由读控制电路、存储阵列、行选择、列选择、灵敏放大和输入输出驱动组成。如图卜1所示，该SRAM由2n个字构成，每个字存储2m位。在这 种架构中，每个字排成一行，每个字中的每一位排成一列，两者构成阵列。图卜1典型SRAM结构构成SRAM最核心的基本单位是存储单元(CELL)，目前报道的存储单元有4管、6管、亚65纳米SRAM的稳定性研究与设计 第一章引言7管、8管和9管之分，而6管是目前业界使用最为广泛而成熟的单元结构。本论文 主要研究6管存储单元结构的SRAM。凰HB图卜2 6管存储单元业界广泛使用的SRAM存储单元如图卜2所示，两个N管PD称为下拉管或者驱动 管；两个P管PU为上拉管或负载管；两个N管TG称为传输管。，12稳定性概念SRAM的稳定性包括读稳定性和写稳定性。 读稳定性指读操作时存储单元抗干扰的能力。读操作：如图卜2所示，首先位线BL和BLB被充电到高电平，然后字线WL变为高电平有效。假设反相器两个节点NVO 和NVI电压分别为O和1，NVO节点的低电压在字线电平变高后开始对BL放电。 这个放电过程也会导致NVO节点电压升高，在字线关闭之前，如果NVO电压高过另外 的反相器的翻转电压点(trip point)时，两个反相器就会翻转，NVO节点电压变为1， NVI节点电压变为0，这样原来存储在单元中的内容就遭到破坏。所以要想提高读 稳定性，就是要保证在字线关闭之前，NVO节点最高电压小于反相器翻转电压，这两 个电压差叫做读裕度(read margin，RM)。假设由于随机掺杂导致M5的Vt变小，则 NVO电压被抬地更高，就有可能到达反相器翻转电压，使原有数据翻转。业界常用SNM 表示读稳定性，SNM越大，抗噪声越强，单元内部数据越不容易受破坏。写稳定性指外部向存储单元写入新数据的难易程度。写操作：如图1-2所示，首 先位线BL和BLB被充到高电平，然后新数据写入，之后字线wL变为高电平有效。假 设新数据写入之前NVl节点电压为1，NVO节点电压为O。写入的新数据将BLB 上的电平拉到0，字线有效后，BLB对NVI节点放电，使得它的电压逐渐下降，如 果在字线关闭之前，NVI的电压低于反相器的翻转电压，则新的数据写入到存储单元 中。假设由于随机掺杂导致M4的Vt变小，则NVI点的电压没有低到反相器翻转电压，2亚65纳米SRAM的稳定性研究与设计第一章弓言NVl和NVO点的电压就还保留原来的值，新数据写入失败。由此可知，要想提高写稳 定性，就要保证在字线关闭之前，NVl节点放电后的电压远低于远小于反相器翻转电 压。这个电压差叫做写裕度(write margin，1|M)。在90纳米之前，SRAM的读写稳定性可通过调节存储单元的尺寸来保证。Belta Ratio是描述读稳定性的参数，定义为驱动管和传输管驱动能力之比，即IpdIpg。 工程上习惯用两者的宽长比来衡量，(WL)pd(WL)Pg。这也可以借助欧姆定律理解，实际上当字线wL有效后，此时BL被充电到高电平，会形成B卜传输管一驱动管的直流通路。而NVO就处于传输管和驱动管的交点。由欧姆定律可知，NVO的电压：VnvO=VddRpd(Rpd+Rpg)。Rpd和Rpg分别为驱动管和传输管的等效电阻。 (WL)pd(WL)pg越大，驱动管比传输管驱动能力越强，则驱动管的等效电阻越小， VnvO越小。假设Vtrip不变，VnvO减小，读稳定裕度增加，存储单元中的内容在读 过程中不易被破坏。Alpha Ratio是描述写操作难以程度的参数，或者说是写稳定裕度，定义为负载 管和传输管驱动能力之比，即IpuIpg。工程上，习惯用两者的宽长比来衡量， (WL)pu(WL)Pg。当字线WL有效后，BLB被外部写入的数据拉到低电平，会形成负 载管一传输管BL的直流通路。而NVl就处于传输管和负载管的交点。由欧姆定律 知，NVl的电压Vnvl=VddRpg(Rpu+Rpg)。Rpu和Rpg分别为负载管和传输管 的等效电阻。(WL)pu(wL)Pg越小，负载管比传输管驱动能力越弱，则负载管的等 效电阻越大，Vnvl越小。所以，Vnvl越小，写稳定裕度增加，外部数据越容易写入 到存储单元。13研究背景及目前国内外现状尺寸不断缩小的CMOS技术有利于大规模集成电路设计(VLSI)，使晶体管的速度 更快，集成度更高，功耗更小。但是从集成电路的可制造性方面讲，难以控制的小尺 寸晶体管的关键尺寸给设计提出很大挑战，这种挑战对SRAbt设计尤其严峻，因为SRAM 要想满足大密度的要求，就必须遵守比逻辑电路更加严格的规则。另外SOC为了满足 性能要求，片上SRAM单元数量持续增加，这使得控制片内工艺变化和片与片之间的 工艺变化更加困难。在小尺寸晶体管的沟道区，随机掺杂波动引起的阂值电压变化不 断增加1】。另外，随着尺寸缩小，工作电压也在降低。这些都使静态噪声容限对工 艺变化更加敏感。进入到在小尺寸尤其是65纳米后，SRAM的稳定性受工艺影响愈发 严重。亚65纳米SRAM的稳定性研究与设计第一章引言Intel、Renesas、IBM，Hitachi，Sony，Freescale，MIT等全球知名IC设计制 造公司和科研院所纷纷提出自己的技术方案，以克服工艺波动对SRAM的影响。Intel 公司的KZhang等人2006年提出用两套不同的电源给SRAM单元供电2，这两套电 源分别比字线wL高电平高(或低)O1至02V，称为vCC-hi和vCC-lo。当SRAM读 操作时，存储单元电压为VCc-hi，当写操作时，存储单元电压为VCC_10。此技术的 主要缺点是电路和时序控制复杂。Renesas公司的SOhbayashi等人2006年提出用 电荷共享的方法降低VSRAM电压3，来提高写稳定性，此技术主要不足之处是降压 精度不易控制。2004年IBM公司的AJBhavnagarwala等人提出用电容耦合的方法 提高VSRAM电压4，来提高写稳定性，它同样存在将压幅度不易精确控制的缺点。 IBM公司LChang等人提出的8管结构5，这些超6管由于读写字线分开，彻底避 免了6管存储单元中读操作时内部数据受位线影响而翻转的情况，业界称这一特性为 SNM-free，缺点是面积开销较大，且时序复杂。国际上对SRAM稳定性的讨论日益活跃，由于国内从事SRAM设计的公司和科研院 所甚少，且大多基于90纳米以上的工艺，因此关于亚65纳米SRAM稳定性报道很少 见到。但数字设计紧跟工艺发展而更新换代是必然趋势，国内设计师面临SRAM的稳 定性只是时间问题。14论文主要工作及技术要点技术要点：1设计基于直流分压思想的读写辅助电路，以提高稳定性。2基于FPGA用读写分开的方法测量SRAM最小读电压和最小写电压。主要工作：1分析设计直流分压型读写辅助电路设计。2整合含有读写辅助电路的S洲。3支持版图工程师完成版图布局和布线。4流片、分析测试算法与测试结果。 在设计中使用以下工具。电路原理图输入工具：Cadence公司的Virtuoso 版图设计工具：SpfingSofl公司的Laker32V2 寄生参数提取工具：Synopsys Calibre20074亚65纳米SRAM的稳定性研究与设计第一章引言电路仿真工具：HSPICE V2006，HSIM。15论文章节组成第一章简要介绍SRAM及其稳定性概念，引出本论文的研究背景和意义；第二 章对早期工艺SRAM稳定性分析；第三章详细分析纳米工艺波动对SRAM稳定性的 影响；第四章提出基于直流分压思想的SRAM读写辅助电路设计。第五章是流片测 试分析；第六章给出总结，提出展望。5亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析第二章早期工艺SRAM稳定性分析本章首先回顾S洲最经典的静态噪声容限电路仿真模型和数学表达式模型， 探讨S洲的稳定性的起源。在此基础上，再介绍超深亚微米工艺下稳定性，重点阐述工艺波动导致阈值电压变化带来的稳定性降低。21 SNM追溯1 987年荷兰Phlips研究实验室的ESeevink等人在IEEE的Journal of SolidState Circuit上发表了一篇“Static-Noise Margin Analysis of MOS SRAM Cells”论文，它提 出SNM电路仿真模型，并且分析了SNM简单且便于使用的数学模型。这两个模型对SRAM稳定性分析产生深刻的影响，直至今天，人们还在广泛使用它，由此可见 它的权威性。VDD(a)读状态的SRAM存储单元(b)存储单元读操作等效电路图2-1读操作时的SRAM存储单元图21可以看出，当进行读操作时Q3和Q4导通，位线被充电到高电平，即Q3 和Q4栅极和漏极接到VDD。6管单元可以表示成两个反相器组成的触发器(图21b)， 电压源Vn是静态噪声源，它是一种直流噪声，通常由于工艺波动或者工作环境变化引 起。触发器的SNM定义为触发器数据翻转之前所能容忍的最大Vn。SRAM设计时 要保证SNM有一定的值，以便在各种情况下SRAM都能克服像alpha粒子、串扰、 电压纹波和热噪声。从作图角度讲，SNM就是两个镜像反相器传输曲线所能插进去 的最大正方形，如图2-2(a)所示。6亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析墓 琴 曼彗vin(I)或vout(2)M(a)SNM曲线(b)存储单元读操作等效电路 图2-2 SRAM静态噪声容限假设存储单元晶体管模型中阈值电压不变，并且亚阈值电流为指数形式，SNM公式推导如下：Mos管饱和电流为：L=三眩一)2(式21)M。s管线性区电流为：厶=(一巧一三)(式2-2)假设Ql、Q4饱和，Q2、Q5工作在线性区(这个假设可以仿真验证并且回带)。 由基尔霍夫电路电理，Q1电流等于Q5电流，Q2电流等于Q4电流，又由式(21)(22) 得：忆一y=等，(，一一丢，)眩。一巧)2=等，(，一巧一罗1琊，)(式23)。一巧)2=2，(，一巧一三，)。一巧)2=2，5|，一巧一寺，l(式2-4)其中g=e么，=0么并且PMOS和NMOS阈值电压相等，则有Vosl=圪+Vos2(式25)r,os5=一圪一2(式26)Vos5=一圪一2(式27)7亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析vos4=一2(式28)将(式25H式2-8)代入到(式2-3)和(式2-4)得至U- (：+圪一巧)2=詈一圪一：舰一巧一圪一2：+：)(式29) 以一)2劫：(y回厂巧一三：)(式210)其中K=一vT。消除掉(式2-9)和(式210)中的y傩：和：，得到一个四元方程， 此方程很难直接求解，因此引入了近似。反相器的传输曲线中有很长一段都处于恒定 斜率的区。Vr(图2-3反相器传输曲线局部直线拟和图2-3给出了反相器传输曲线和直线的在P的近似，该点：=。这条近似曲 线由P点：的值和斜率确定。直线表示为：2=Vo-kVos2(式2一11)通过(式2-10)可以求出v0和k。=圪(南户(船，2，K=岛。(式213)8亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析纠圪+(彘卜(式214)下一步我们消除(式2-11)和(式2-9)中的Vds2，简化后得到：X2 1+2k+引+2叱翩m巧一_心如。(式215)为了表达方便，上式做了简化：X=一圪一：1彳=+传+1此一七y-DD一巧J1(爿等一 一2巧I(式216)目厂1+七二+(2)假设6个晶体管的阈值电压相同。 (3)SNM只与VDD、阈值电压、r有关，与具体某个晶体管的(wL)值无关。 (4)设计SRAM存储单元时，为了得到最大的SNM，就要使r最大，而且要调节q至I合适的值，以保证正常的写操作。 (5)对于特定的r值和q值，SNM与VDD并没有直接关系，这可以由(式2-16)式看出，大括号中两部分VDD系数符号相反。为了使SNM变化趋势与VDD变化趋势 或相同或相反，可以通过调节r和q的值来实现。(6)SNM会随着闽值电压的升高而增加。温度升高后阈值电压会下降，SNM会下降。 图2-4给出了SNM随VDD变化趋势。9亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析名 一 至iZ，)VDDIv图2-4不同，下S瑚随VDD的变化趋势22 SNM仿真模型为了计算图22中正方形的对角线长度，采用坐标平移的方法，该方法简单便捷， 用普通的直流仿真就可以实现。X图2-5正常反相器传输曲线坐标轴45度平移如图2-5，将XY坐标轴旋转45度后得到Uv坐标轴，在UV系统中，v和它的镜 像之差就得到曲线A，它便是)(1坐标中是正方形对角线长度。假定xY坐标中正常曲 线和它的镜像分别为Y=互G)和】，=巧G)，后者是J，=五G)的镜像。两个坐标系统的坐标变换关系如下：X2下列+7，11424210亚65纳米SRAM的稳定性研究与设计第二章早期工艺SRAM稳定性分析X=一苇“q-乍y114242那么y=互G)就可以变为：-锄去u+忑1 V(式219)Y=y=EG)的镜像，将y=EG)曲线中x和Y互换位置就可得到EG)：，V=叫+皿(一万1“+去V) (式220) (式219)和(式2-20)是隐函数，通过直流仿真， 可以将上式用电路来表示。(式l-19) 表示为图2-6，(式2-20)表示为图2-7。=压v伽f+“图争6式219的电路实现F2=佤讲+”图2-7式2-20的电路实现在图2-6和图27中用压控电压源进行电路仿真，h一吃即为曲线A，它的最大 值和最小值的绝对值即是反相器传输曲线中正方形的对角线，用最大值和最小值中的较小者乘以疆I就是sNM。亚65纳米S黜气M的稳定性研究与设计第三章亚65纳米SRAM统计分析第三章亚65纳米SRAM统计分析本章统计介绍纳米技术下工艺波动到SRAM稳定性的影响，主要介绍访问时间失 效、读失效、写失效和数据保持失效。这些模型可以帮助理解SRAM受工艺影响的情况，并指导SRAM设计一31工艺参数变化介绍纳米设计中工艺参数变化是个很大挑战7，这些变化主要包括沟道长度、沟道 宽度、氧化层厚度、导线边缘粗糙和随机掺杂波动8。其中随机掺杂波动是指在沟 道区内不同位置上掺杂原子的个数随机波动，它会引起阈值电压变化9。在数字电 路中，工艺参数变化会很大程度上导致延时和漏电流变化。工艺参数变化分为全局参数变化与局部参数变化两种10。其中全局参数变化会 影响一个die内部所有的晶体管的参数(如阈值电压)，使得所有晶体管的参数同时增 大或减少，但对die内晶体管之间失配影响很小。而局部参数变化指每个die内晶体 管参数变化方向不同，有的增大，有的减小。局部变化又可分为系统变化和随机变化。 系统变化指一个晶体管参数变化与相邻晶体管有关，随机变化指相邻两个晶体管的参 数变化互不相干。系统变化不会造成相邻晶体管之间很大差异，而随机变化会造成相 邻晶体管失配。本文讨论的工艺参数变化指局部的随机变化，在SRAM中，这种变化 会导致相邻晶体管之间存在很大的失配，使存储单元失效。存储单元失效有可能由于 以下引起：1)访问时间增加(访问时间失效)。2)不稳定的读写操作，包含读过程引 起原有数据翻转和不能成功向单元写入数据。3)数据保持失效(在standby模式下， 当电源电压低于标称值，存储单元原有数据翻转)。由于这些失效都是有工艺参数变 化引起，因而又称为参数失效。除了参数失效，还有硬失效和软失效，硬失效主要指 短路和开路引起的失效，软失效指alpha粒子引起的失效。本文所称“失效专指参数失效。在所有的参数波动来源中，由沟道区随机掺杂引起阂值电压变化对小尺寸晶体管 的失配影响最大，尤其是在面积要求苛刻的SRAM存储单元中更是如此10。本文重 点分析die内随机掺杂引起的阈值电压变化对SRAM稳定性影响。这种分析同样适用 于其它die内参数变化如沟道长度、沟道宽度等。本文也考虑同一个存储单元内不同 晶体管参数变化的相互影响，借此理解die内系统变化的影响。12亚65纳米SRAM的稳定性研究与设计第三章亚65纳米SRAM统计分析参数变化带来的影响与晶体管尺寸有关，为了降低这种不利影响，可以优化晶体 管的长和宽，但是对SRAM而言，任何优化都必须考虑到面积和漏电流，而且SRAM 的组织形式，如列数Ncol，行数Nrow和冗余列数Nrc，都影响到失效概率。因此， 采用统计的方法设计SRAM单元和架构对降低失效概率和提高纳米技术的良率很重 要。一32 SRAM存储单元失效机制上面我们提到，参数失效会引起访问时间失效、读失效、写失效和数据保持失效 113，下面逐个分析这些失效机制。图3-I SRAM存储单元321读失效如图3-1，VL=1，VR=0，由于分压关系，R点电压VR会升高为Vread， 如果Vread电压高于反相器PLNL的翻转电压Vtriprd，单元内容就翻转。这就是读 失效。如果传输门AXR的驱动能力比驱动门NR强，则Vread电压就升得很高。衡量 这两个晶体管强弱的参数为BRnpd-nax，定义：ao#Co,一脯=鲁=丽Lnlxl(船t)k鳅叫一臌值越小，Vread越高，越容易出现读失效。然而这个定义并没有考虑到 阈值改变带来的影响，它会造成单元内晶体管驱动能力波动。假设传输管阈值电压升 高，驱动管阈值电压减低，Vread就高于设计值，容易导致读失效。同样，反相器PL-PN13亚65纳米SRAM的稳定性研究与设计 第三章亚65纳米SRAM统计分析的强度也影响它的翻转电压Ytriprd。为了便于写入数据，负载管设计成弱管，驱动 管设计成强管，尽管翻转电压Vtriprd不会低于Vread，工艺参数波动导致驱动管阈 值升高，负载管阈值降低，Vtriprd就有可能低于Vread，导致读失效123。值得注 意的是，不同晶体管驱动强度失配造成读失效，这种失效是由于局部随机参数变化引 起，并非全局参数变化引起。322写失效要想写0到存有1的单元中，节点1IL电压需要通过BL放电到低电平VWr， Vwr的值取决于负载管和传输管的分压关系，如果字线WL在高有效时间Twl内，VL电压不能降低到PR-NR的翻转电压Vtripwr，就出现写失效。VL点的放电电流是传输门开启电流和负载管电流之差(IZ=lAX_,捌，所以一个强的负载管和弱的传输管明显会减小放电电流IL，增加写失效可能。在设计时，保证歙。一胛大于1，使写时间 小于Twl。歙臌一卿定义：歙删一卿=尾形即(式3-2)然而，工艺参数变化造成晶体管驱动强度变化，有可能增加写时间。例如，负载 管阈值减小，传输管阈值增加，写时间增加，写数据失效。所以静态的BRnax-pup 并不足以降低写失效概率。而且，增大传输管尺寸，缩小负载管尺寸，会增加读失效 概率13。所以必须在读失效和写失效概率之间做优化。同样，造成晶体管之间的失 配是由于die内随机参数变化引起。323访问时间失效单元访问时间定义为两根位线BL和BLB发展电压差(AV=01VDD)所需时间。当 发展01VDD所需时间大于最大可容忍时间TMAX时，灵敏放大器就不能正确放大信号， 从而造成读出错误数据。当传输管和(或)驱动管的阈值电压升高时，访问时间就会增 加，导致访问时间失效。为了减少访问时间失效，传输管和驱动管尺寸不能做的太小。 这种失效既可以由局部参数变化引起，又可以由全局参数变化引起。324数据保持失效在standby模式，系统会降低SRAM的电压以减少漏电流，如果电压降低导致存 储数据翻转，就会出现数据保持失效12。SRAM电压降低时，存储l的节点电压14亚65纳米SRAM的稳定性研究与设计 第三章亚65纳米SRAM统计分析会随着降低，如果负载管导通电流不够大，驱动管有漏电流，节点电压降低加剧。如 果电压低过PRNR反相器的翻转电压，数据就翻转。所以standby模式SRAM电压必 须足够高，以确保数据保持正常。然而，假如参数变化导致驱动管NL阈值电压降低， 而负载管PL阈值电压升高，与此同时NR阈值升高，PR阈值降低(这会导致PR-NR反 相器翻转电压升高)，原本正常的standby电压下，数据也会丢失。33失效概率建模参数变化导致的不同晶体管的长度、宽度、阂值失配造成的失效机制在上一节作 了介绍。因为每个SRAM存储单元面积很小，晶体管相距很近，而且版图设计时尽量 做到对称，所以长度和宽度的失配对失效影响较小，本章主要介绍阈值电压变化带来 的影响，并评估各种失效的概率。当然这种方法也可以用于分析长度和宽度失配造成 的阈值电压变化。本节介绍分析各种失效的基本原理。331概率知识准备考虑这样一个函数Y=厂G，x：，Xn)，五，而，为高斯型独立随机变量，J71,r：， ，巩为平均值，盯。，O2， ，盯。为标准偏差，那么随机变量了的均值和标准偏差为： y=白t，刁2， ，刁疗)+丢善i=l旦二铲l盯孑(式33)巧=喜(唰f佬)2砰dIXf J、c式3川假设Y的概率分布函数(PDF)是高斯分布帆：y，仃y)J，贝,U yto的概率为：PI,vro：了M：fly,Oy)dy：1一k协-1-，瓴) (式35)，ny=。力为累计分布函数。假定J，=厂G。，工：，)，z=g(x。，x：，)，它们的分布函数为以：y，仃y)和 札G：It：，仃：)则夕ro并且zZo的概率为： P眇虼k刀d(z乙)】=1一尸眇K)+0z。)】15亚65纳米SRAM的稳定性研究与设计第三章亚65纳米SRAM统计分析=1一尸陟磊】+尸fzzj卜尸眇K)&Gz。灌=Plytol+pzZo卜1)+九，：(to，乙)(式3-6)式中九。：(to，Zo)为Y，z的联合概率，且：(ro，Zo)：j(，=，“，：以，q；z：儿，吒涉比k，：以，q；z：儿，吒涉比(式37)以，：b：以，q；z：段，吒)是联合分布函数，且：，=南斗211一夕2】(式3-8)Eb南一pypz(式39)OyOz酬响妒础， 柚+圭喜静=触+圭喜(90筹+2爵of砰Ogfo砰ca29j、q(式3-10)上面的公式将在后面用到。332读失效(RF)读失效定义为y也D彻砌。因此读失效概率为：=尸【别D艘RD】(式3-11)其中Vread可以通过R和L两端的基尔霍夫电流定律求得，具体如下：R端：I哇s哦I憾+I汹+l啪PR+l妒R七l jnPR七I碑R七l蛳L+I妒L+l畔L=Im州R+I娜七Ij撇(式312)L端：16