MRI梯度波形发生器研究进展.pdf

Chinese J Magn Reson,2024,41(1):99-115 第 41 卷第 1 期 2024 年 03 月 Vol.41 No.1 Mar.2024 波波 谱谱 学学 杂杂 志志 Chinese Journal of Magnetic Resonance doi:10.11938/cjmr20233067 MRI 梯度波形发生器研究进展 刘颖，林羚，袁斌华，章浩伟 健康科学与工程学院，上海理工大学，上海 200093 摘 要：成像体素空间位置的准确编码对于磁共振成像（MRI）的空间定位至关重要.为了保证空间编码的准确性，获得高性能的梯度磁场是关键.梯度波形发生器是产生梯度磁场的核心部件，本文简要介绍了梯度波形发生器的工作原理和组成部分，总结了近二十年来基于不同设计方案设计的梯度波形发生器的研究进展，详细探讨了梯度波形预加重的实现方法，并对梯度波形发生器未来的研究和发展方向进行了展望.关键词：磁共振成像；梯度波形发生器；数字信号处理器；现场可编程门阵列；预加重 中图分类号：O482.53 文献标识码：A Research Progress of MRI Gradient Waveform Generator LIU Ying*，LIN Ling，YUAN Binhua，ZHANG Haowei School of Health Science and Engineering,University of Shanghai for Science and Technology,Shanghai 200093 Abstract:The accurate encoding of the spatial position of imaging voxels is crucial for the spatial localization of magnetic resonance imaging(MRI).To guarantee spatial encoding accuracy,it is essential to obtain high-performance gradient magnetic fields.Gradient waveform generators are the core part of generating gradient magnetic fields.This paper briefly introduces the working principle and components of gradient waveform generator,summarizes the research progress of gradient waveform generator based on different design schemes in the past 20 years,and discusses the realization methods in detail of gradient waveform pre-emphasis.Besides,the future research and development direction of gradient waveform generators is prospected.Keywords:magnetic resonance imaging(MRI),gradient waveform generator,DSP,FPGA,pre-emphasis 收稿日期收稿日期:2023-04-27;在线在线发表发表日期日期:2023-06-21 基金项目基金项目:上海介入医疗器械工程技术研究中心(18DZ2250900).通信作者通信作者(Corresponding author):*Tel:[phone],E-mail:.100 波 谱 学 杂 志 第 41 卷 引 言 磁共振成像（Magnetic Resonance Imaging，MRI）以其高软组织分辨率、多参数、非侵入性、无辐射1和成像模式灵活等优点，已成为临床成像的主流技术2.在 MRI 系统中，梯度磁场沿三个正交方向 X、Y、Z呈线性变化，主磁场与线性梯度磁场叠加后，样品中不同位置就有不同的共振频率，因此可以利用梯度磁场来确定空间位置3.磁共振系统由磁体、梯度、射频、计算机和图像处理等子系统组成4，其中，梯度子系统用于产生梯度磁场，它由梯度波形发生器、梯度放大器及梯度线圈组成.梯度磁场的产生由上位机发送梯度数据至梯度波形发生器，梯度波形发生器按照一定时序将 X、Y、Z 三路梯度数据经过计算及分流后送至数模转换器（Digital to Analog Converter，DAC）转换为模拟信号，然后模拟信号发送到梯度放大器进行信号放大，最终反馈至梯度线圈产生梯度磁场3,5,6，梯度磁场发生单元硬件结构见图 1.其中，梯度波形发生器通常由梯度计算模块、DAC 模块、存储器模块及外围设备组成.梯度波形发生器是 MRI 系统的关键组成部分，其主要功能是实现梯度数据的计算（如矩阵计算、预加重计算及一阶匀场），将预存在梯度波形发生器存储器中的原始波形数据转换为模拟梯度信号，最终产生用以选层编码、相位编码和频率编码的三路梯度7,8.图 1 梯度磁场发生单元硬件结构框图（根据文献3,5,6绘制）Fig.1 Hardware structure diagram of gradient magnetic field generation unit(Reproduced from Ref.3,5,6)梯度波形发生器的性能直接影响最终成像的质量，它不仅从扫描速度上，也从空间分辨率上限制着整个 MRI 系统性能的改善.本文第一部分将围绕梯度波形发生器，分别探讨基于数字信号处理器（Digital Signal Processor，DSP）、现场可编程门阵列（Field Programmable Gate Array，FPGA）及将两者结合设计的梯度波形发生器相关研究进展，集中对各梯度波形发生器与上位机的通信方式，数字信号的处理能力，板载存储器容量及 DAC 等进行介绍与讨论，并比较不同实现方法的优劣.本文第二部分详细介绍消除及减弱涡流影响的方法，主要分析并讨论模拟预加重及数字预加重这两种方法的实现.最后对梯度波形发生器未来的发展方向进行展望.1 梯度波形发生器设计方案 早期多由 PC 机直接生成任意波形函数的数据，然后由 DAC 将波形数据转换成模拟信号9，此类设计集成度差，能产生的梯度波形有限且受周边环境影响大.MRI 设备具有无创、软组织分辨率高且可任意断面成像等显著优点，与此同时，数字电路与集成电路的不断发展给 MRI 设备提供了更多优化的可能，越来越多的科研人员投身 MRI 研究中，这也使梯度波形发生器能够朝更高集成度、高精度和高稳定度的方向稳步发展10.第 1 期 101 刘颖等：MRI 梯度波形发生器研究进展 1.1 梯度波形发生器主要指标 设计梯度波形发生器时主要关注其集成度、主时钟频率、板载存储器的容量、数据传输速率及梯度计算时数据的精度等问题.其中，集成度决定了梯度波形发生器的尺寸，主时钟频率决定了是否能将应用程序的采样率与硬件的时钟频率相匹配，及各模块的工作频率范围11，板载存储器的容量决定了产生的梯度波形数目及复杂程度，数据传输速率决定了系统整体耗时，梯度计算时数据的精度影响最终波形的质量.梯度波形发生器的主要指标是梯度波形的线性度及上升时间12.其中，梯度波形的线性度由 DAC 的位宽决定，更高的 DAC 位宽能使得线性度更高.梯度波形的线性度是衡量梯度磁场平稳性的指标，线性度好代表着梯度磁场在空间中的变化精细，故线性度越好则图像质量就越好13,14.梯度波形的上升时间由 DAC 的采样率决定，更高的 DAC 采样率能使得上升时间更短，梯度上升快可进一步加快扫描速度.由此可见，DAC 的选型对梯度波形发生器的设计至关重要.在梯度波形发生器中，由 DAC 模块将原始梯度波形数据转换成模拟梯度信号，在选择 DAC 模块时主要关注其位宽、采样率、群延时等.1.2 梯度波形发生器实现方法 自数字集成电路发展以来，梯度波形发生器的设计方案主要分为三类，即基于 DSP 的设计方案、基于FPGA 的设计方案以及将 DSP 与 FPGA 结合的设计方案.DSP 采用改进的哈佛总线结构15，使用时主要使用其乘法与累加（Multiply Accumulate，MAC）功能16，它可以轻松访问大量输入输出信号，也可以使用超长指令字的方法在一个时钟冲程中执行复杂计算.DSP一般采用 C 语言编程，擅长顺序执行，开发时间短，尤其是对于先进的控制技术FPGA 主要由基本可编程逻辑单元（Configurable Logic Blocks，CLB）、可编程输入输出单元（Input Output Block，IOB）、嵌入式块随机存储器（Random Access Memory，RAM）组成，采用硬件描述语言 Verilog HDL（Hardware Description Language）或 VHDL（VHSIC Hardware Description Language）对数字电路或系统进行设计与描述DSP 和FPGA 的体系结构使它们能够有效地完成运算与控制，并确保数据具有良好的数值精度11.单独采用 DSP 相比基于 FPGA 设计梯度波形发生器而言有诸多缺点一方面，DSP 的运算管理能力差，需要累计一定量的数据后进行计算，而 FPGA 的操作是并行的，相比 DSP 群延时小，能减少对需要精确定时的 MRI 设备的影响.另一方面，DSP 硬件一旦确定，便难以修改，故其功能比较局限，主要用于特定领域而 FPGA 自从赛灵思在 80 年代发明之后，就作为可编程逻辑器件（Programmable Logic Device，PLD）类芯片的代表性器件FPGA 可重新编程且完全可重新配置，使用预先构建的逻辑块和可编程路由资源，可以自定义硬件17，有助于梯度波形发生器在后续使用中性能的改进与完善.此外，在程序编程上，HDL 语言虽不如 C 语言直观，但它们能对硬件资源进行控制，从而实现系统性能优化.虽然采用 HDL 的开发相较 C 编程而言更为复杂，但 FPGA 厂商提供大量内部设计库或知识产权（Intellectual Property，IP）核，在设计中调用这些设计库及 IP 核能适当缩短梯度波形发生器的开发周期 梯度波形发生器的设计对组件工作速度及灵活性要求较高，单片 DSP 的顺序执行架构难以满足梯度波形发生器运算速度及灵活性的设计需求，采用多片 DSP 并行的方案会增加成本并占用大量的电路板空间FPGA 的并行特性能实现更好的信道化，支持更大的数据吞吐量182010 年之前，有不少研究人员采用 DSP 实现梯度波形发生器的设计，但随着 FPGA 的逐步崛起及对 MRI 梯度系统的性能要求越来越高，几乎已没有研究者单独采用 DSP 设计梯度波形发生器.目前，研究者多采用 FPGA 或 DSP 结合 FPGA 的设计方案，使用片上系统（System-on-Chip，SoC）的设计方案如今也逐步被采用DSP 与 FPGA 组合设备因其可以实现高并行性和吞吐量，作为一个独立的控制器系统获得了关注，尤其是对于需要实现复杂控制的设备19，如梯度波形发生器DSP 编程方便且算法通用性好，但 DSP 的顺序执行架构限制着其运行速度，采102 波 谱 学 杂 志 第 41 卷 用多片 DSP 并行的方案来提升速度会使设计复杂且体积较大现场可编程门阵列（Field Programmable Gate Array，FPGA）器件具有并行性、可重构性、处理速度快和拥有灵活的接口等优势，然而，传统的 FPGA 设计往往较为复杂，因为使用 HDL 的寄存器传输级（Register Transfer Level，RTL）开发是复杂且耗时的20 将两者结合用于梯度波形发生器的设计能充分发挥各自的优点.1.2.1 基于基于 DSP 的设计方案的设计方案 早期使用软件进行数字信号处理，随着集成电路及半导体技术等发展，使用专用硬件芯片 DSP 处理数字信号成为主流方法20 世纪 90 年代末，微处理器，特别是 DSP 变得更强、更快，DSP 具有包含随机存取存储器（RAM）、闪存及各种外围单元21的优势，被逐步引入 MRI 谱仪的开发中，例如利用数字滤波技术实现任意数字滤波器、实现数字化直接频率合成等22DSP 是为完成数字信号处理任务特意设计的微处理器，它既能迅速处理采样数据，又能实时传输采样数据.此外，DSP 还具有动态范围大，数字信号处理能力强等优点.Dai 等7采用德州仪器公司的 32 位（bit）通用浮点 DSP 芯片 TMS320C6713B 为核心，基于外设部件互连（Peripheral Component Interconnect，PCI）总线设计了梯度波形发生器.此 DSP 主要负责采集触发信号及计算预加重，当 DSP 采集到触发信号后，将存储在 32 MB 外接同步动态随机存储器（Synchronous Dynamic Random Access Memory，SDRAM）中的梯度波形数据（选层梯度、相位编码梯度及频率编码梯度数据）进行预加重计算后，由复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）进行并串转换后送至 DAC，而后使用电流/电压转换器进行转换以满足后级电路的需求，最后还运用单端转差分电路以达到抑制共模噪声及高频噪声的目的.此设计的硬件结构框图如图 2 所示.选用的 DAC 为 TI 公司的PCM1704，群延时小（2 s）且具有 24 bit 位宽.将此梯度波形发生器集成到自研发的 0.3 T 永磁开放式MRI，结果表明能对人体头部进行清晰地成像.采用浮点 DSP 通常需使用最小 32 bit 存储各个数值，则所有总线及寄存器均需采用 32 bit，此类 DSP 内部结构复杂，且要求乘法器和算术逻辑运算单元（Arithmetic Logic Unit，ALU）运算能力强大，一定程度上限制了系统的改进.此外，该设计使用单片 DSP 实现，相较使用 FPGA 开发而言，灵活性、可扩展性与运算速度略显不足23，实时性较差24 图 2 基于 DSP 设计方案的梯度波形发生器的硬件结构框图7 Fig.2 Block diagram of gradient waveform generator based on DSP design scheme7 1.2.2 基于基于 FPGA 的设计方案的设计方案 FPGA 具有接口适应性强、静态可重复编程及程序移植性强的特性25，其并行处理的工作模式提高了数据的处理速度.在 FPGA 内部实现存储器与定时器等分立元件，能消除分立元件之间延时的不确定性，数模转换器(DAC)电流/电压转换器正极负极复杂可编程逻辑器件(CPLD)外设器件互连标准总线闪存同步动态随机存储器(SDRAM)数字信号处理器(DSP)第 1 期 103 刘颖等：MRI 梯度波形发生器研究进展 提高控制系统整体的精度与稳定性26.相较于 DSP，FPGA 具有固有的并行架构以及处理精确计时要求的能力，采用 FPGA 作为逻辑控制单元可简化系统设计27.生产 FPGA 的公司均配置有相应的开发软件，如Xilinx 公司的 Foundation 和 Vivado，Altera 公司的 QuartusII 和 MaxplusII 等，相较于基于 DSP 的设计，如今更多研究者选用 FPGA 设计梯度波形发生器28.2018 年，Kumar 等5使用 Vivado 设计了由 Microblaze 软核处理器、梯度波形合成器、DAC 及定时信号生成单元的知识产权（intellectual property，IP）核组成的梯度波形发生器.该系统通过传输控制协议/网际协议（Transmission Control Protocol/Internet Protocol，TCP/IP）与个人电脑（Personal Computer，PC）通信，系统架构如图 3 所示.其中，Microblaze 软核处理器是一个经 FPGA 优化的高度可重构 IP 核.形成身体特定部位的高对比度图像所需的梯度波形和相位样本位于脉冲文件中，该文件由第三方软件转换为TCP/IP 数据包TCP/IP 数据包通过以太网从 PC 传输至 MicroBlaze 软核处理器，由 MicroBlaze 软核处理器执行数据解码、数据识别分离等处理后，通过高级可扩展接口（Advanced eXtensible Interface，AXI）提供给梯度波形合成器并滤波，由串行外设接口（Serial Peripheral interface，SPI）以 12 MSPS（Million Samples per Second）速率将处理后的梯度样本传输到 DAC 模块，最终 DAC 模块以 1 MSPS 的速率生成梯度波形信号 DAC 采样的产生由定时信号触发单元控制，定时信号触发单元在脉冲文件中指定的偏移之后产生触发信号，从而精确地产生梯度信号.图 3 基于 FPGA 设计方案的梯度波形发生器结构框图5 Fig.3 Block diagram of gradient waveform generator based on FPGA design scheme5 实现新的 MRI 序列既耗时又昂贵29，Kumar等5将梯度波形和相位样本放置在脉冲文件中并统一转化为数据包的设计能以最小的代价指定各种序列，并且能够快速部署到硬件.此外，由于梯度样本的生成速率较低，而 FPGA 处理速度快，因此无需生成整个梯度样本，从而节省 FPGA 资源并减少梯度波形生成总时间.但在此设计中，具体采用的 FPGA、DAC 型号并未说明.并且，梯度波形发生器 DAC 为 1 MSPS，但此系统未在梯度波形发生器的输出端设置中间缓冲区，故队列为空的概率较高.2022 年，Xing 等3选用低成本 FPGA 芯片 EP2C35F484，在 Quartus II 软件中采用 VHDL 编译，研发出一款输出数据精度为 24 bit，时间分辨率达到 1 s 的紧凑型高精度梯度波形发生器.在系统初始化时期，序列控制器通过双向数据总线将梯度波形数据及梯度计算参数（如时间分辨率、矩阵系数）预加载到 FPGA内嵌的随机存取存储器（RAM）中，当 FPGA 接收到触发信号后，从 RAM 中周期性地读出梯度波形数据，由 FPGA 对原始数据进行坐标变换及直流偏置等梯度运算，最终进入 DAC 转换得到梯度波形.梯度波形合成器及滤波阶段个人电脑(PC)定时生成单元Microblaze软核处理器高级可扩展接口(AXI)触发信号高级可扩展接口(AXI)数据信号串行外设接口(SPI)数模转换器(DAC)选层编码梯度信号以太网接口梯度波形合成器及滤波阶段串行外设接口(SPI)数模转换器(DAC)梯度波形合成器及滤波阶段串行外设接口(SPI)数模转换器(DAC)相位编码梯度信号频率编码梯度信号104 波 谱 学 杂 志 第 41 卷 此设计改变了先前设计中24采用并行计算消耗大量计算资源的缺点，使用串行计算实现矩阵乘法和直流偏置.实际上，在 MRI 系统中，梯度波形的更新周期在s 级，而 FPGA 可以在 ns 级运行30，故可以使用逻辑门来构建乘法器，将并行矩阵运算转换为先乘后加的串行运算.虽然此法同样消耗了大量寄存器，但减少了乘法器的使用，节省了大量的计算资源，FPGA 计算资源消耗情况见表 1.表表 1 FPGA 梯度计算资源消耗情况梯度计算资源消耗情况 Table 1 Resource consumption of FPGA gradient computing 运算方式 并行 串行 锁相环 1/4 1/4 逻辑寄存器 11654 10261 嵌入式 9 位元素乘法器 126 54 1.2.3 基于基于 DSP 与与 FPGA 结合的设计方案结合的设计方案 将 DSP 与 FPGA 结合的设计方案能充分结合两者优点，且两者之间可采用外部存储器接口（External Memory Interface，EMIF）、通用并行端口（Universal Parallel Port，UPP）、SPI 等多种可选择的方式进行数据通信31.将两者结合用于梯度波形发生器的设计，能够高效地完成与梯度波形发生相关数据运算与实时传输，提供多种硬件功能并易于编程，具有准确性、通用性、指令执行速度快且可移植性强的优势32.基于 DSP 与 FPGA 各自的优缺点，采用两者结合设计的梯度波形发生器中，DSP 常用于数据预处理及配置寄存器，或采用高性能 DSP 对波形数据进行运算，FPGA 则负责与上位机通信及梯度数据的计算与输出.2011 年，Tang 等20基于单板可配置软件定义无线电架构设计了一块 100 mm220 mm 的小尺寸 MRI谱仪，FPGA 芯片采用 EP3C55F484，负责执行数据计算任务，DSP 采用 TMS320LF2407A，用于寄存器配置.其中，梯度波形发生器的实现通过通用串行总线（Universal Serial Bus，USB）接口设备（PDIUSBD12，Philips）将经前端处理后的代码下载到 DSP 内部程序存储器中，DSP 的加载程序通过 16 bit 并行端口配置FPGA 内部的寄存器和梯度波形数据后，由 FPGA 接收命令字并将其解码为各种控制线，最终传输至 24 bit DAC（PCM1704）将波形数据转换为电压脉冲，硬件结构图见图 4.此设计提供了一种高精度、易于编程的梯度波形发生器设计方案.同时，利用 FPGA 数量丰富的可编程 I/O 配置外部控制线，解决了 DSP 数据及控制输出端口数量有限的问题.但采用的 USB 接口设备（PDIUSBD12，Philips）遵循协议 USB1.1，其最高传输速率只有 12 Mbps，限制了系统在通信速率上的改进.图 4 基于 DSP 与 FPGA 的梯度波形发生器结构框图20 Fig.4 Block diagram of gradient waveform generator based on DSP and FPGA20 2012 年，Ai 等33采用 Cyclone III 系列 FPGA 处理器 EP3C40F484C6，通过以太网接口控制器 DM9000读取 PC 机的梯度波形数据，并将数据存放在 FPGA 内部设计生成的 FIFO（First in，First out）存储器中，数字信号处理器(DSP)通用串行总线(USB)前端处理器现场可编程门阵列(FPGA)梯度输出模块数模转换器(DAC)第 1 期 105 刘颖等：MRI 梯度波形发生器研究进展 使用高性能浮点 DSP 芯片 ADSP21369 负责对涡流预加重运算及波形的坐标转换，RAM 为 DSP 扩展内存，用于存储梯度波形数据，最终由 FPGA 控制精度为 24 bit 的 DAC 芯片（PCM1704）进行数模转换后输出（图 5）此设计用以太网与主机进行数据传输，采用的 DM9000 是一款集成 10/100 M 自适应的网络控制芯片，且提供 8 bit 和 16 bit 数据接口以适应不同的处理器34，传输速率比 Tang 等20采用的 USB 接口设备快.但此设计采用 DSP 进行涡流补偿及梯度变换计算，DSP 的顺序执行架构与基于 FPGA 设计的梯度计算模块相比，在灵活性及运算速度上略显不足.图 5 基于 DSP 与 FPGA 设计的梯度波形发生器结构框图（根据文献33绘制）Fig.5 Block diagram of gradient waveform generator based on DSP and FPGA(Reproduced from Ref.33)针对以上设计中存在的问题，2015 年，Xiao 等2基于 DSP（TMS320VC33）和 FPGA（EP2C8Q208）设计了一个梯度波形时间分辨率达到 1 s 的谱仪，其梯度波形发生器的结构框图见图 6.通过网络接口模块中的以太网将来自 PC 机的参数与波形数据传输到 DSP 的片上存储器，DSP 经外部总线连接梯度生成模块的 FPGA，并预先为 FPGA 配置数据和参数，FPGA 根据给定的配置进行梯度计算（包括矩阵乘法、预加重和一阶匀场），其计算结果发送到三个数模转换器（DAC），最终生成并输出梯度波形.DSP 软件部分采用汇编语言编写，DSP 可通过读取状态端口获取运行时的详细信息，当发生如梯度计算溢出之类的异常时，DSP 停止成像处理并立即执行相应的服务子程序.在此设计中，DSP 采用汇编语言编写，编写较为简单，且提供 32 条控制线，具有强大的控制能力.图 6 基于 DSP 与 FPGA 结合的梯度波形发生器结构框图（根据文献2绘制）Fig.6 Block diagram of gradient waveform generator based on DSP and FPGA(Reproduced from Ref.2)数字信号处理器(DSP)个人电脑(PC)随机存取存储器(RAM)触发选通现场可编程门阵列(FPGA)梯度输出模块数模转换器(DAC)以太网接口控制器状态端口选层编码梯度数模转换器(DAC)内部解发信号网络接口模块数字信号处理器(DSP)现场可编程门阵列(FPGA)外部触发信号脉冲编程器数字输出中断控制端口参数及波形数据现场可编程门阵列(FPGA)下载队列与主机互连通用串行总线(USB)同步动态随机存储器(SDRAM)电可擦可编程只读存储器相位编码梯度频率编码梯度梯度生成模块106 波 谱 学 杂 志 第 41 卷 Xiao 等2将其与谱仪的其他部件如功率放大器、射频线圈等组合后，连接至 0.35 T 永磁 MRI 系统进行人体成像实验，并采用 Matlab 软件进行图像重建，使用 T1加权自旋回波（T1-SE）序列对人脑进行多层成像，结果如图 7 所示.成像结果表明此梯度波形发生器具有良好的性能，能对人体清晰成像，且适用于临床.图 7 使用 T1-SE 序列在矢状面上人脑的四个相邻切片.主要实验参数如下：谱仪频率=14.89 MHz；重复时间=500 ms；回波时间=18 ms；激励次数=2；图像大小=256 256；扫描野=240 240 mm2；切片厚度=5 mm；切片间隙=1 mm Fig.7 Four adjacent slices of a human brain in the sagittal plane using the T1-SE sequence.The main experimental parameters are as follows:spectrometer frequency(SF)=14.89 MHz;repetition time(TR)=500 ms;echo time(TE)=18 ms;number of excitations(NEX)=2;image size=256 256;field of view(FOV)=240 240 mm2;slice thickness=5 mm;slice gap=1 mm 以上讨论了近二十年来国内外文献中有关梯度波形发生器的详细设计及优缺点，表 2 对各方法进行了分析比较.设计方案中采用的主控芯片的时钟频率几乎均为几十至几百 MHz，能使输出的梯度信号具有 s级别的时间分辨率.梯度波形发生器相关代码、原始梯度数据及参数存放于各类型存储器中.MRI 系统对各组件的工作时间及群延时均有严格规定，故硬件的选型至关重要.在过去的 MRI 系统中，如我国安科公司的 ASM-016P 永磁型 MRI，梯度场大多上升时间为 1 ms，如今的 MRI 设备要求梯度场上升时间为零点几至 1 ms.作为梯度波形发生器的关键器件之一，DAC 的数模转换时间及群延时极大地影响着梯度场的上升时间35.梯度波形的上升时间由 DAC 的采样率决定，线性度由 DAC 位宽决定，PCM1704 采样频率能达到 96 kHz，群延时短（2 s）且位宽为 24 bit，能有效保障梯度波形发生器良好的上升时间及线性度.梯度波形发生器作为梯度子系统的核心部件之一，它的性能直接影响着梯度系统最终产生的梯度场的性能，梯度场的主要性能可由场强、切换率、线性度及上升时间等衡量，表 3 为磁共振设备各厂商特定场强下主流型号设备的梯度场性能比较.1.3 梯度波形发生器集成化发展趋势 以上设计中 FPGA 与 DSP 是商用的独立器件，它们之间需要通过各种类型的总线或接口进行通信，在开发周期、系统稳定性及通信效率上存在一定不足.如今，国外已研发并量产了具有嵌入式 DSP 的 FPGA芯片，如 Xilinx 公司研制的 Virtex-6 及 Virtex-7 等系列，国内也有研究人员提出了具有嵌入式 DSP 的 FPGA设计36,37.具有嵌入式 FPGA 的 DSP 芯片的产品也已在国外量产，2022 年，CEVA 和 FLEX LOGIX 推出了首款具有嵌入式 FPGA 的 DSP 芯片38，其支持灵活和可更改的指令集，满足用户的多种需求.这些产品及设计既有 FPGA 并行性、可重构性及处理速度快的优点，又具有 DSP 能实现复杂数字信号处理的特点，将它们用于设计梯度波形发生器能缩短开发周期，提高集成度、运算速度及系统稳定性.第 1 期 107 刘颖等：MRI 梯度波形发生器研究进展 表表 2 各设计方案综合比较各设计方案综合比较 Table 2 Comprehensive comparison of various design schemes 设计方案 第一作者 关键技术 主时钟频率 DAC 位宽 存储器容量 精度、时间分辨率及场强 优势和劣势 基于 DSP 的设计方案 Dai7 DSP（TMS320C6713B，TI）基于 PCI 总线，接收来自上位机的 数据并预处理，DSP 代码编译环境为 CCS 2.0 300 MHz PCM1704，采样频率1696 kHz，24 bit 外接 SDRAM 与 FLASH：32 MB/8 MB 数据精度 32 bit，0.3 T 性能稳定、成本低廉；灵活性、可扩展性不足，实时性较差24 基于 FPGA的设计方案 Kumar5 采用 FPGA 构建处理 器及梯度波形合成 器，使用 Vivado 软 件进行设计与仿真 /未说明所选用的 DAC FIFO IP 核，未说明数据 深度 输出梯度波形的最 小分辨率为 0.4 ms 节省了 FPGA 资源，减少了 梯度波形生成 时间；系统输 出速率快，可 能导致输出 为空 Xing3 使用 FPGA（EP2C35F484，Altara）及 Quartus II 软件共同设计梯度波 形发生器 50 MHz 未说明所选用的 DAC RAM：483840 bit 数据精度 24 bit，时间分辨率 1 s 使用串行运算 减少了FPGA 乘法器资源消 耗；增加了 运算的难度 基于DSP和FPGA结合的设计方案 Tang20 DSP（TMS320LF2407A，TI）将数据等传至 FPGA（EP3C55F484，Altera），与 Simulink 和 System Generator 软件联合设计梯度 波形发生器 /PCM1704 RAM:292 KB 数据精度 32 bit，时间分辨率 1 s，0.7 T 电路板尺寸小，成本低；采用 USB 进行上位 机与梯度波形 发生器的通信，通信速度相较 以太网而言较慢 Ai33 上位机由以太网传 递信号至 FPGA（EP3C40F484C6，Altera），DSP（ADSP21369，ADI）实现梯度计算，软件Quartus II 及 Moldelsim 50 MHz PCM1704 SDRAM：1GB/4GB 幅度参数精度 24 bit，时间参数精度为 32 bit，时间分辨率 1 s，0.5 T 切换精度小于100 s；采用DSP 进行梯度 计算在运算速 度及计算量上 存在不足 Xiao2 DSP（TMS320VC33，TI）接收数据，FPGA（EP2C8Q208，Altera）实现梯度计算 60 MHz 未说明所选用的 DAC ROM：256 KB，SDRAM：1 MB 时间分辨率 1 s，0.35 T DSP 有 32 条控制线及 24 条地址线，有利于对FPGA 进行控制及传输信号 存储器：此处的存储器指存放梯度波形数据、相关参数及相应代码的存储器；MB：即兆字节（Megabytes），是存储容量单位；bit：位；ROM：Read-only Memory，只读存储器；精度：即数据精度，指进行梯度计算时梯度数据的位数；时间分辨率：指输出梯度信号的时间分辨率；场强：指实验验证所用 MRI 设备的场强.108 波 谱 学 杂 志 第 41 卷 表表 3 各厂商生产的各厂商生产的 MRI 系统梯度场参数对比系统梯度场参数对比 Table 3 Comparison of gradient field parameters of MRI systems produced by various manufacturers 厂家（3.0 T）西门子 飞利浦 通用电气 联影 型号 Skyra Prisma Ingenia Elition Architect Premier uMR 780 uMR 790 最大梯度场强/（mT/m）45 80 45 45 44 80 42 100 最大梯度分辨率/（T/m/s）200 200 200 220 200 200 220 200 厂家（0.5 T）贝斯达 鑫高益 SternMed Paramed 型号 BTI-050 OPER-0.5 Marcom OpenMR 最大梯度场强/（mT/m）25 24 25 20 最大梯度分辨率/（T/m/s）75 70/33.3 此外，上文提到的梯度波形发生器设计几乎都需要依赖 PC 机实现系统控制或数据传输，在设计便携式与可移动性 MRI 系统时，由于场地限制及功率不足等原因，PC 机难以使用.近年来，研究人员针对设计便携性及可移动性磁共振谱仪提出了新方法29，他们选用 SoC 实现了完全自主的操作，解决了传统谱仪设计中无法脱离 PC 机使用的问题.目前已有公司对 SoC 芯片进行研制与量产.随着对梯度波形发生器更高综合性能如集成度、实时控制及可靠传输的追求，越来越多研究人员开始采用 Xilinx 公司的产品，如Xilinx 公司的“ZYNQ”系列，ZYNQ 全称为 Zynq-7000 All Programmable SoC，是高性能全可编程处理平台.ZYNQ SoC 集成了采用 FPGA 实现的可编程逻辑（Programmable Logic，PL）部分和以 ARM（Advanced RISC Machines）为核心的处理系统（Processing System，PS）39.在 ZYNQ SoC 中，FPGA 使用 HDL 进行配置，ARM 处理器能运行完整的 Linux 操作系统，实现嵌入式 C 语言及嵌入式 Python 编程.FPGA 和 ARM之间的双向通信由 AXI 实现，保障了互联的可预测性及吞吐量40.SoC 上还具有存储器及典型的外围设备如以太网、USB 及通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）等，使其能建立一个完整的计算系统.采用 ZYNQ SoC 设计的梯度波形发生器的结构框图如图 8 所示，上位机通过以太网实现对 ZYNQ SoC 的控制及数据传输，梯度波形原始数据及相关参数存放在 PS 的双倍数据速率