1、专业班级：
学号： 姓名：
EDA 技 术 实 验 报 告
实验项目名称：在QuartusII中用原理输入法设计4位加法器
实验日期： 2012.05.14 实验成绩：
实验评定标准：
1）实验程序是否正确
A（ ）B（ ）C（ ）
2）实验仿真、结果及分析是否合理
A（ ）B（ ）C（ ）
3）实验报告是否按照规定格式
A（ ）B（ ）C（ ）
一、 实验目的
2、 .熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、 实验原理：
一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，及将低位加法器的进位输出cout与相邻的高位加法器的最低输入信号cin相接（串行进位加法器）
三、 实验器材
QuartusII软件，ACE
3、X1K系列EP1K30TC等。
四、 实验内容（实验过程）
实验内容1：按照附录四介绍的方法与流程，完成半加器和全加器的设计，包括原理图，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
A． 打开Quantus2软件，选择 new project wizard 新建项目。
B． 在该项目下新建图形文件（block diagram/schematic file），如图调出门电路连接成半加器。
C． 进行编译和仿真。记录实验结果。
仿真前要新建波形文件，file new。弹出的对话框选择other files选项卡面的vector wa
4、veform file。
在新建的波形文件左边空白栏点击鼠标右键，选择insert insert node or bus.
在出现的对话框中直接点击node finder。之后，在出现的对话框中选择list ，当坐标的node find栏中出现设计文件的输入输出端口后，再点击“》”加入右边“selected nodes”栏中，然后就ok。
D．把该半加器生成符号，以备下一环节的全加器使用，选择files create。
E．在该项目下新建一个图形文件，调入2个半加器符号，建立全加器的原理图。对照书上图形，否则始终编译的是前面的半加器（任何包括多个文件的项目，都对顶层
5、文件进行编译，要编译哪个文件就要把相应的文件设为顶层文件）。方法：选择project set as top-level entity。
G．仿真，方法如前，记得保存波形文件为项目文件（也就是会覆盖前面半加器的波形文件，所以先把半加器的波形文件用全拼拷贝的形式保存成word文档）。
实验内容2：建立一个更高层次的原理图设计，利用实验一获得的1位全加器构成4位全加器。注意总线连接方式必须对连线命名，方式是单击要命名的连线，出现光标后直接输入连线的名字。并完成编译、综合、适配、仿真和硬件测试。选择电路模式1；键入4位加数，键2输入4位被加数；可以由键8来控制最低位的进位；发光管D4~D1显
6、示加和；D8显示进位count。
重点是在实验1的基础上完成实验2.
五、 实验程序
无
六、 实验仿真、结果及分析
<一>、一位全加器图
图一
<二>、运行后的全加器图 （图二、图三）
图二
图三
<三>、4位全加器的原理图：
图四
<四>、经过仿真后的时序图 （图五、图六）
7、
图五
图六
<五>、实验结果及分析 ：
通过实验，了解了一位加法器以及四位加法器的设计流程。但是由于在仿真仿真过程中会出现时延情况，虽然是由于实验器材本身产生的，导致实验结果可能不是那么的理想，但那也是属于正常现象。
1位全机器：
通过对以上图中建立的模型可知：在此一位加法器中，a，b 分别为输入，即加数与被加数，而co为进位，s为和。经过演算，当a=b=0 时，co 和s同 为0；从而，通过实验，该全加器实现了最初的预定功能。
4位全加器：
而对于四位加法器，为了避免数据上的重复，所以数据、字母均有所改变，通过对一位加法器的熟悉，建立起四位加法器，通过对建立的四位加法器模型分析可知：该四位加法器模型基本正确。
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