Verilog综合项目设计报拔河游戏机.doc

河海大学物联网工程学院Verilog HDL项目设计报告题目 拔 河 游 戏 机 专业 电子科学与技术 学号、 授课班号 6292758 学生姓名 徐子豪、杨诗欣 指引教师 华迪、齐本胜 摘 要 和 关 键 字为了掌握数字系统设计办法，掌握硬件描述语言Verilog HDL，掌握模块化设计办法，掌握开发软件用法。 选取 基于FPGA开发板设计拔河游戏机，使用两个按键进行比赛，运用按键按下快慢作为模仿双方选手拔河过程，led灯变化决定绳子位置，led灯到了一边后来比赛终结，整个过程难点在于，需要过滤信号，使按键产生信号稳定，因此程序中需要有按键消抖模块，同步需标记符来控制比赛开始与结束。核心词 ：verilog 拔河比赛 消抖模块 标记符 In order to master the design method of digital system，we must master the hardware description language - Verilog HDL，grasp the modular design method and master the way of developing software. ChoiceTug of war game FPGA development board based on the design，the use of two button game，using key press speed as both players tug of war of simulation，change led lamp decide the position of the rope，LED lights to the side after the end game，the difficulty lies in the whole process，need to filter the signal，the stable signal generated by the keys so，the procedure requires a key debounce module，also need to control the games identifier and end start.Key words： Verilog tug shake-off module identifier. 一、系统设计1 . 实验规定 设计拔河游戏电路，用按键与LED表达输入与输出。 （1）初始时，16个LED中间两个点亮，然后游戏双方不断按动按键，点亮两个LED向按动按键慢一方移动；（2）每按动一下按键，LED向对方移动一格；（3）只要LED移动到头，游戏结束；（4）工作时钟100Hz即可；（5）完毕所有流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。2 . 方案对比 脉冲信号方案： 在选定一定期间周期内，检测按键A与按键B产生脉冲个数，进行比较，若A脉冲数量不不大于B，则Led向A方向移动，反之则向B方向移动，若相等则不动。 消抖模块方案给所定按键两个状态，一种前状态，一种后状态，当时钟时钟脉冲沿来暂时，将按键状态赋值给前状态，设立定期器，当计数计满后，前状态值赋给后状态，按键输出值为前状态和后状态取反并。此方案当始终按住按键时，按键电平信号始终为高，取反后变为低，可以避免始终按住而直接比赛结束特殊状况。3. 系统框图译码模块Led移动比较模块按键模块消抖模块时钟分频 由分频后时钟信号模块控制按键信号模块，之后进入比较模块，若A脉冲数不不大于B，则Led向A代表方向移动，反之则向B代表方向移动，若相等则不动。由Led位置决定使能端启动与关闭，若移动至A或B顶端，则使能端控制Led无法再移动。4. 代码设计和阐明（1）对于输入端口输出端口定义，和寄存器，线网型变量，以及计数常量定义module project_ba(Clk,Rst_n,KEY1,KEY2,LED);input Clk;input Rst_n;input KEY1;input KEY2； /定义输入 output 15:0 LED;/定义输出reg 27:0 Cnt;reg Clk_100hz;reg en;reg Key1_n;reg Key1_n_reg;reg Key2_n;reg Key2_n_reg;reg 3:0 t;reg 15:0 led;wire key1,key2;parameter CNT = 28d49_999;（2）分频模块，将Basys3100M系统时钟分频成为周期为10ms，100Hz频率always(posedge Clk or posedge Rst_n)beginif(Rst_n) beginCnt = 28d0;Clk_100hz = 0;endelse if(Cnt = CNT) beginCnt = 28d0;Clk_100hz = Clk_100hz;endelseCnt = Cnt + 1b1;end（3）按键消抖模块，给每一种按键两个状态，保证按键产生信号可以消除抖动稳定。always(posedge Clk or posedge Rst_n)begin if(Rst_n)begin Key1_n = 0;Key2_n = 0;endelse beginKey1_n = Key1_n_reg;Key2_n = Key2_n_reg;endendalways(*)beginif(Cnt = CNT) beginKey1_n_reg = KEY1;Key2_n_reg = KEY2;endelse beginKey1_n_reg = Key1_n;Key2_n_reg = Key2_n;endendassign key1 = Key1_n & (Key1_n_reg);assign key2 = Key2_n & (Key2_n_reg);（4）比较模块，每当时钟上升沿，便比较A,B脉冲个数，即谁按得快，输出就为1，否则就为0always(posedge Clk)begin if(t = 4d0 | t = 4d14)en = 1b0; elseen = 1b1;end（5） 移动模块always(posedge Clk_100hz or posedge Rst_n )begin if(Rst_n)t = 7;elseif(en)case(key1,key2)2b10 ：t = t + 1b1;2b01 ：t = t - 1b1;default:t = t;endcase end（6）译码模块，将得到信号t转化为，Led显示，最后赋值给Led输出端口,并且由数码管显示胜利一方 always(*)begincase(t)4d0 ：led = 16b0000_0000_0000_0011;4d1 ：led = 16b0000_0000_0000_0110；4d2 ：led = 16b0000_0000_0000_1100；4d3 ：led = 16b0000_0000_0001_1000；4d4 ：led = 16b0000_0000_0011_0000；4d5 ：led = 16b0000_0000_0110_0000；4d6 ：led = 16b0000_0000_1100_0000；4d7 ：led = 16b0000_0001_1000_0000;4d8 ：led = 16b0000_0011_0000_0000；4d9 ：led = 16b0000_0110_0000_0000；4d10：led = 16b0000_1100_0000_0000；4d11：led = 16b0001_1000_0000_0000；4d12：led = 16b0011_0000_0000_0000；4d13：led = 16b0110_0000_0000_0000;4d14：led = 16b1100_0000_0000_0000； default ：led = 16b0000_0000_0000_0000;endcaseendassign LED = led;endmodule 二、 成果与讨论1、仿真代码 define clk_period 10 /定义时钟周期module BaTB();reg Clk;reg Rst_n;reg KEY1，KEY2;wire15:0 LED;project_ba u0(.Clk(Clk),.Rst_n(Rst_n),.KEY1(KEY1),.KEY2(KEY2),.LED(LED);initial begin Clk = 0；end always #(clk_period /2) Clk = Clk; initial begin KEY1 = 0;KEY2 = 0; #(clk_period * 10) ; Rst_n = 1; #(clk_period * 10); Rst_n = 0；KEY1 = 1;KEY2 = 0; #(clk_period * 100); KEY1 = 1;KEY2 = 0; #(clk_period * 100); KEY1 = 1;KEY2 = 0；end endmodule2、仿真波形可以看到始终给Key1施加高电平时钟信号，Led灯高电平始终向1方向led灯方向移动，由此可得仿真成功。3、 问题与分析 在仿真成功后来生成比特流文献时始终显示错误无法成功，之后在请教其她同窗后来，共同分析后发现，一开始设计中数码管模块无法在结束后相应显示，于是便删除了数码管模块，在led移动到一端后便是游戏结束标志。4、 成果在分析出问题兵解决之后，将程序烧写到fpga开发板上，设计功能都能实现，于是上板验证也成功。三、心得体会 一开始接触这个课题时候，不懂得怎么下手，通过其她同窗解说以及查找资料基本理解了拔河游戏机设计原理。通过这次课程设计，我更加感到理论和实际之间差别很大。我也越来越强烈地感到要掌握一项技术，唯一办法也是最佳办法就是实践。只有通过实践才干将课本上知识应用，也只有实践才干发现诸多问题，真正掌握知识，学以致用。虽然遇到问题诸多，但是同步得到诸多有用经验。这些对于后来学习和工作均有很大协助。 四、参照文献 1 夏宇闻，Verilog数字系统设计教程，北京航天航空大学出版社，2 王金明，数字系统设计与Verilog HDL，北京电子工业出版社，3 潘松，EDA技术实用教程，北京科学出版社，附录实物板级验证图：1、左边队员胜利2、右边队员胜利 3、清零重置4、 源代码moduleproject_ba(Clk,Rst_n,KEY1,KEY2,LED);inputClk;inputRst_n;inputKEY1;inputKEY2;/定义输入output15:0LED;/定义输出reg27:0Cnt;regClk_100hz;regen;regKey1_n;regKey1_n_reg;regKey2_n;regKey2_n_reg;reg3:0t;reg15:0led;wirekey1,key2;parameterCNT=28d49_999;always(posedgeClkorposedgeRst_n)beginif(Rst_n)beginCnt=28d0;Clk_100hz=0;endelseif(Cnt=CNT)beginCnt=28d0;Clk_100hz=Clk_100hz;endelseCnt=Cnt+1b1;endalways(posedgeClkorposedgeRst_n)beginif(Rst_n)beginKey1_n=0;Key2_n=0;endelsebeginKey1_n=Key1_n_reg;Key2_n=Key2_n_reg;endendalways(*)beginif(Cnt=CNT)beginKey1_n_reg=KEY1;Key2_n_reg=KEY2;endelsebeginKey1_n_reg=Key1_n;Key2_n_reg=Key2_n;endendassignkey1=Key1_n&(Key1_n_reg);assignkey2=Key2_n&(Key2_n_reg);always(posedgeClk_100hzorposedgeRst_n)beginif(Rst_n)t=7;elseif(en)case(key1,key2)2b10:t=t+1b1;2b01:t=t-1b1;default:t=t;endcaseendalways(posedgeClk)beginif(t=4d0|t=4d14)en=1b0;elseen=1b1;endalways(*)begincase(t)4d0:led=16b0000_0000_0000_0011;4d1:led=16b0000_0000_0000_0110;4d2:led=16b0000_0000_0000_1100;4d3:led=16b0000_0000_0001_1000;4d4:led=16b0000_0000_0011_0000;4d5:led=16b0000_0000_0110_0000;4d6:led=16b0000_0000_1100_0000;4d7:led=16b0000_0001_1000_0000;4d8:led=16b0000_0011_0000_0000;4d9:led=16b0000_0110_0000_0000;4d10:led=16b0000_1100_0000_0000;4d11:led=16b0001_1000_0000_0000;4d12:led=16b0011_0000_0000_0000;4d13:led=16b0110_0000_0000_0000;4d14:led=16b1100_0000_0000_0000;default:led=16b0000_0000_0000_0000;endcaseend/译码模块assignLED=led;endmodule 5、 测试文献define clk_period 10 /定义时钟周期module BaTB();reg Clk;reg Rst_n;reg KEY1，KEY2;wire15:0 LED;project_ba u0(.Clk(Clk),.Rst_n(Rst_n),.KEY1(KEY1),.KEY2(KEY2),.LED(LED);initial begin Clk = 0；end always #(clk_period /2) Clk = Clk; initial begin KEY1 = 0;KEY2 = 0; #(clk_period * 10) ; Rst_n = 1; #(clk_period * 10); Rst_n = 0；KEY1 = 1;KEY2 = 0; #(clk_period * 100); KEY1 = 1;KEY2 = 0; #(clk_period * 100); KEY1 = 1;KEY2 = 0；end endmodule6、 管脚约束set_property IOSTANDARD LVCMOS33 get_ports LED15set_property IOSTANDARD LVCMOS33 get_ports LED14set_property IOSTANDARD LVCMOS33 get_ports LED13set_property IOSTANDARD LVCMOS33 get_ports LED12set_property IOSTANDARD LVCMOS33 get_ports LED11set_property IOSTANDARD LVCMOS33 get_ports LED10set_property IOSTANDARD LVCMOS33 get_ports LED9set_property IOSTANDARD LVCMOS33 get_ports LED8set_property IOSTANDARD LVCMOS33 get_ports LED7set_property IOSTANDARD LVCMOS33 get_ports LED6set_property IOSTANDARD LVCMOS33 get_ports LED5set_property IOSTANDARD LVCMOS33 get_ports LED4set_property IOSTANDARD LVCMOS33 get_ports LED3set_property IOSTANDARD LVCMOS33 get_ports LED2set_property IOSTANDARD LVCMOS33 get_ports LED1set_property IOSTANDARD LVCMOS33 get_ports LED0set_property PACKAGE_PIN L1 get_ports LED15set_property PACKAGE_PIN P1 get_ports LED14set_property PACKAGE_PIN N3 get_ports LED13set_property PACKAGE_PIN P3 get_ports LED12set_property PACKAGE_PIN U3 get_ports LED11set_property PACKAGE_PIN W3 get_ports LED10set_property PACKAGE_PIN V3 get_ports LED9set_property PACKAGE_PIN V13 get_ports LED8set_property PACKAGE_PIN V14 get_ports LED7set_property PACKAGE_PIN U14 get_ports LED6set_property PACKAGE_PIN U15 get_ports LED5set_property PACKAGE_PIN W18 get_ports LED4set_property PACKAGE_PIN V19 get_ports LED3set_property PACKAGE_PIN U19 get_ports LED2set_property PACKAGE_PIN E19 get_ports LED1set_property PACKAGE_PIN U16 get_ports LED0set_property PACKAGE_PIN W5 get_ports Clkset_property PACKAGE_PIN W19 get_ports KEY1set_property PACKAGE_PIN T17 get_ports KEY2set_property PACKAGE_PIN V17 get_ports Rst_nset_property IOSTANDARD LVCMOS33 get_ports Clkset_property IOSTANDARD LVCMOS33 get_ports KEY1set_property IOSTANDARD LVCMOS33 get_ports KEY2set_property IOSTANDARD LVCMOS33 get_ports Rst_n