电子设计自动化关键技术课件答案.doc

第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?P34答：运用EDA技术进行电子系统设计最后目的是完毕专用集成电路ASIC设计和实现；FPGA和CPLD是实现这一途径主流器件。FPGA和CPLD普通也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型诠释。1-2与软件描述语言相比，VHDL有什么特点?P6答：编译器将软件程序翻译成基于某种特定CPU机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件构造，更不能变化CPU硬件构造，只能被动地为其特定硬件电路构造所运用。综合器将VHDL程序转化目的是底层电路构造网表文献，这种满足VHDL设计程序功能描述电路构造，不依赖于任何特定硬件环境；具备相对独立性。综合器在将VHDL(硬件描述语言)表达电路功能转化成详细电路构造网表过程中，具备明显能动性和创造性，它不是机械一一相应式“翻译”，而是依照设计库、工艺库以及预先设立各类约束条件，选取最优方式完毕电路构造设计。l-3什么是综合?有哪些类型?综合在电子设计自动化中地位是什么?P5什么是综合?答：在电子设计领域中综合概念可以表达为：将用行为和功能层次表达电子系统转换为低层次便于详细实现模块组合装配过程。有哪些类型?答：(1)从自然语言转换到VHDL语言算法表达，即自然语言综合。(2)从算法表达转换到寄存器传播级(RegisterTransport Level，RTL)，即从行为域到构造域综合，即行为综合。(3)从RTL级表达转换到逻辑门(涉及触发器)表达，即逻辑综合。(4)从逻辑门表达转换到版图表达(ASIC设计)，或转换到FPGA配备网表文献，可称为版图综合或构造综合。综合在电子设计自动化中地位是什么?答：是核心地位（见图1-3）。综合器具备更复杂工作环境，综合器在接受VHDL程序并准备对其综合前，必要获得与最后实现设计电路硬件特性有关工艺库信息，以及获得优化综合诸多约束条件信息；依照工艺库和约束条件信息，将VHDL程序转化成电路实现有关信息。1-4在EDA技术中，自顶向下设计办法重要意义是什么?P710答：在EDA技术应用中，自顶向下设计办法，就是在整个设计流程中各设计环节逐渐求精过程。1-5 IP在EDA技术应用和发展中意义是什么?P1112答：IP核具备规范接口合同，良好可移植与可测试性，为系统开发提供了可靠保证。第二章2-1 论述EDAFPGA/CPLD设计流程。 P1316答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。2-2 IP是什么?IP与EDA技术关系是什么?P2426IP是什么?答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中预先设计好电路功能模块。IP与EDA技术关系是什么?答：IP在EDA技术开发中具备十分重要地位；与EDA技术关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述功能块，并不涉及用什么详细电路元件实现这些功能；软IP普通是以硬件描述语言HDL源文献形式浮现。固IP是完毕了综合功能块，具备较大设计深度，以网表文献形式提交客户使用。硬IP提供设计最后阶段产品：掩模。2-3 论述ASIC设计办法。 P1819答：ASIC设计办法,按版图构造及制造办法分有半定制(Semi-custom)和全定制(Full-custom)两种实现办法。全定制办法是一种基于晶体管级，手工设计版图制造办法。半定制法是一种约束性设计方式，约束目是简化设计，缩短设计周期，减少设计成本，提高设计对的率。半定制法按逻辑实现方式不同，可再分为门阵列法、原则单元法和可编程逻辑器件法。2-4 FPGA/CPLD在ASIC设计中有什么用途?P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC逻辑器件；使设计效率大为提高，上市时间大为缩短。2-5 简述在基于FPGA/CPLDEDA设计流程中所涉及EDA工具，及其在整个流程中作用。 P1923答：基于FPGA/CPLDEDA设计流程中所涉及EDA工具备：设计输入编辑器（作用：接受不同设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL文本输入方式。）；HDL综合器（作用：HDL综合器依照工艺库和约束条件信息，将设计输入编辑器提供信息转化为目的器件硬件构造细节信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化解决）；仿真器（作用：行为模型表达、电子系统建模、逻辑电路验证及门级系统测试）；适配器（作用：完毕目的系统在器件上布局和布线）；下载器（作用：把设计成果信息下载到相应实际器件，实现硬件设计）。第三章3-1 OLMC（输出逻辑宏单元）有何功能?阐明GAL是如何实现可编程组合电路与时序电路。 P3436OLMC有何功能?答：OLMC单元设有各种组态，可配备成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。阐明GAL是如何实现可编程组合电路与时序电路?答：GAL（通用阵列逻辑器件）是通过对其中OLMC（输出逻辑宏单元）编程和三种模式配备（寄存器模式、复合模式、简朴模式），实现组合电路与时序电路设计。3-2 什么是基于乘积项可编程逻辑构造?P3334，40答：GAL、CPLD之类都是基于乘积项可编程构造；即包具有可编程与阵列和固定或阵列PAL（可编程阵列逻辑）器件构成。3-3 什么是基于查找表可编程逻辑构造?P4041答：FPGA（现场可编程门阵列）是基于查找表可编程逻辑构造。3-4 FPGA系列器件中LAB有何作用?P4345答：FPGA（Cyclone/Cyclone II）系列器件重要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻LE（逻辑单元）构成；FPGA可编程资源重要来自逻辑阵列块LAB。3-5 与老式测试技术相比，边界扫描技术有何长处?P4750答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量功能数据。克服老式外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试难题。3-6 解释编程与配备这两个概念。 P58答：编程：基于电可擦除存储单元EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后变化了电可擦除存储单元中信息，掉电后可保存。电可擦除编程工艺长处是编程后信息不会因掉电而丢失，但编程次数有限，编程速度不快。配备：基于SRAM查找表编程单元。编程信息是保存在SRAM中，SRAM在掉电后编程信息及时丢失，在下次上电后，还需要重新载入编程信息。大某些FPGA采用该种编程工艺。该类器件编程普通称为配备。对于SRAM型FPGA来说，配备次数无限，且速度快；在加电时可随时更改逻辑；下载信息保密性也不如电可擦除编程。3-7 请参阅有关资料，并回答问题：按本章给出归类方式，将基于乘积项可编程逻辑构造PLD器件归类为CPLD；将基于查找表可编程逻辑构造PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件?MAX II系列又属于什么类型PLD器件?为什么?P5456答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型PLD器件；编程信息存于EEPROM中。第四章4-1：画出与下例实体描述相应原理图符号元件：ENTITY buf3s IS - 实体1：三态缓冲器PORT (input ：IN STD_LOGIC ；- 输入端enable ：IN STD_LOGIC ；- 使能端output ：OUT STD_LOGIC ) ；- 输出端END buf3x ;ENTITY mux21 IS -实体2： 2选1多路选取器PORT (in0，in1，sel ：IN STD_LOGIC;output ：OUT STD_LOGIC);4-1.答案 4-2. 图3-30所示是4选1多路选取器，试分别用IF_THEN语句和CASE语句表达方式写出此电路VHDL程序。选取控制信号s1和s0数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)；-输入选取信号a,b,c,d:IN STD_LOGIC；-输入信号y:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;ELSE y y y y yNULL;END CASE;END PROCESS;END ART;4-3. 图3-31所示是双2选1多路选取器构成电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一种构造体中用两个进程来表达此电路，每个进程中用CASE语句描述一种2选1多路选取器MUX21A。4-3.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0)；-输入信号s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp ：STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0=”0” THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一种具有上升沿触发D触发器时序电路，试写出此电路VHDL设计文献。4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC；-输入选取信号CLK0:IN STD_LOGIC；-输入信号OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q ：STD_LOGIC;BEGINPR01：PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02：PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器VHDL描述。规定：(1) 一方面设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。(2) 以1位全减器为基本硬件，构成串行借位8位减法器，规定用例化语句来完毕此项设计(减法运算是 x y - sun_in = diffr)4-5.答案底层文献1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc = a OR b;END ARCHITECTURE one;底层文献2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz：STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文献：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f：STD_LOGIC;BEGINu1：h_subber PORT MAP(x=x,y=y,diff=d,s_out=e);u2：h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f);u3：or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.依照下图，写出顶层文献MX3256.VHDVHDL设计文献。4-6.答案MAX3256顶层文献LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK：IN STD_LOGIC;INC：IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 -调用LK35声明语句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D -调用D触发器声明语句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX21-调用二选一选取器声明语句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD：STD_LOGIC;BEGINu1：LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK，Q1=AA,Q2=BB);u2：D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3：LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK，Q1=DD,Q2=OUT1)；u4：MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;设计具有异步清零和计数使能16位二进制加减可控计数器。4-7.答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT：BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST=1 THEN -计数器异步复位QI:=(OTHERS=0);ELSIF SET=1 THEN-计数器一步置位QI:=SETDATA;ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿IF EN=1 THEN 检测与否容许计数IF CHOOSE=1 THEN -选取加法计数QI:=QI+1；-计数器加一ELSE QI=QI-1；-计数器加一END IF;END IF;END IF;COUT=QI;-将计数值向端口输出END PROCESS;END ONE;第五章5-1 归纳运用Quartus II进行VHDL文本输入设计流程：从文献输入始终到SignalTap II测试。P95P115答：1 建立工作库文献夹和编辑设计文献；2 创立工程；3 编译前设立；4 全程编译；5 时序仿真；6 引脚锁定；7 配备文献下载；8 打开SignalTap II编辑窗口；9 调入SignalTap II待测信号；10 SignalTap II参数设立；11 SignalTap II参数设立文献存盘；12 带有SignalTap II测试信息编译下载；13 启动SignalTap II进行采样与分析；14 SignalTap II其她设立和控制办法。5.65.75.85.95.105.125.135.14第六章6-1 什么是固有延时?什么是惯性延时?P150151答：固有延时(Inertial Delay)也称为惯性延时，固有延时重要物理机制是分布电容效应。6-2 是什么?在VHDL中，有什么用处?P152是什么?答：在VHDL仿真和综合器中，默认固有延时量（它在数学上是一种无穷小量），被称为延时。在VHDL中，有什么用处?答：在VHDL信号赋值中未给出固有延时状况下，VHDL仿真器和综合器将自动为系统中信号赋值配备一足够小而又能满足逻辑排序延时量；使并行语句和顺序语句中并列赋值逻辑得以对的执行。6-4 阐明信号和变量功能特点，以及应用上异同点。P128P129答：变量：变量是一种局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义当前构造。变量赋值是一种抱负化数据传播，是及时发生，不存在任何延时行为。变量重要作用是在进程中作为暂时数据存储单元。信号：信号是描述硬件系统基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器记忆功能有较好相应关系。6-5 在VHDL设计中，给时序电路清零(复位)有两种力办法，它们是什么?解：设Q定义成信号，一种办法：Q=“000000”； 其中“000000”反映出信号Q位宽度。第二种办法：Q0)；其中OTHERS=0不需要给出信号Q位宽度，即可对Q清零。6-6 哪一种复位办法必要将复位信号放在敏感信号表中?给出这两种电路VHDL描述。解：边沿触发复位信号要将复位信号放在进程敏感信号表中。（1）边沿触发复位信号.ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RSTEVENT AND RST=1 THENQQ0);END IF;END PROCESS;Q1=QQ;END;（2）电平触发复位信号.ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST=1 THENQQ0);END IF;END PROCESS;Q1=QQ;END;6-7 什么是重载函数?重载算符有何用处?如何调用重载算符函数?答：（1）什么是重载函数?依照操作对象变换解决功能。（2）重载算符有何用处?用于两个不同类型操作数据自动转换成同种数据类型，并进行运算解决。（3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。6-8 判断下面三个程序中与否有错误，若有则指出错误所在，并给出完整程序。程序1:Signal A,EN ：std_logic;Process(A，EN)Variable B：std_log ic;Beginif EN=l then B=A；end if；-将“B=A”改成“B:=A”end process;程序2:Architecture one of sample isvariable a，b，c:integer;beginc=a+b；-将“c=a+b”改成“c:=a+b”end;程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 isPORT(a,b:in std_logic；sel:in std_loglc;c:out std_logle;)；-将“;)”改成“)”end sam2；-将“sam2”改成“entity mux21”architecture one of mux2l isbegin-增长“process(a,b,sel) begin”if sel= 0 then c:=a；else c:=b；end if；-应改成“if sel= 0 then c=a；else c=b；end if;”-增长“end process;”end two；-将“two”改成“architecture one”7-2 LPM_ROM、LPM_RAM、LPM_FIFO等模块与FPGA中嵌入EAB、ESB、M4K有如何联系?答：ACEXlK系列为EAB；APEX20K系列为ESB；Cyclone系列为M4K第八章8-1仿照例8-1，将例8-4单进程用两个进程，即一种时序进程，一种组合进程表达出来。-解：【例8-4】改写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT(DATAIN：IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST：IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST：ST_TYPE;BEGINREG：PROCESS(CLK,RST)BEGINIF RST=1 THEN C_ST=ST0；- Q=0000;ELSIF CLKEVENT AND CLK=1 THENC_ST IF DATAIN=10 THEN N_ST=ST1;ELSE N_ST=ST0；END IF;Q IF DATAIN=11 THEN N_ST=ST2;ELSE N_ST=ST1 ;END IF;Q IF DATAIN=01 THEN N_ST=ST3;ELSE N_ST=ST0 ;END IF;Q IF DATAIN=00 THEN N_ST=ST4;ELSE N_ST=ST2；END IF;QIF DATAIN=11 THEN N_ST=ST0;ELSE N_ST=ST3 ;END IF;Q N_ST=ST0;END CASE;END PROCESS COM;END behav;8-2为保证例8-5（2进程Mealy型状态机）状态机输出信号没有毛刺，试用例8-4方式构成一种单进程状态，使输出信号得到可靠锁存，在相似输入信号条件下，给出两程序仿真波形。-解：【例8-5】改写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET：IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX：states;BEGINPROCESS(CLK,RESET) -单一进程BEGINIF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1；END IF;IF DATAIN=1 THEN Q=10000;ELSE Q IF DATAIN=0 THEN STX=st2；END IF;IF DATAIN=0 THEN Q=10111;ELSE Q IF DATAIN=1 THEN STX=st3；END IF;IF DATAIN=1 THEN Q=10101;ELSE Q IF DATAIN=0 THEN STX=st4；END IF;IF DATAIN=0 THEN Q=11011;ELSE Q IF DATAIN=1 THEN STX=st0；END IF;IF DATAIN=1 THEN Q=11101;ELSE Q STX=st0；Q=00000;END CASE;END IF;END PROCESS;END behav;图8-6控制ADC0809采样状态图- 【例8-2】依照图8-6状态图，采用Moore型状态机，设计ADC0809采样控制器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；-来自0809转换好8位数据CLK：IN STD_LOGIC；-状态机工作时钟EOC：IN STD_LOGIC；-转换状态批示，低电平表达正在转换ALE:OUT STD_LOGIC；-8个模仿信号通道地址锁存信号START:OUT STD_LOGIC；-转换开始信号OE:OUT STD_LOGIC；-数据输出三态控制信号ADDA:OUT STD_LOGIC；-信号通道最低位控制信号LOCK0:OUT STD_LOGIC；-观测数据锁存时钟Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；-8位数据输出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4)；-定义各状态子类型SIGNAL current_state,next_state：states:=st0;SIGNAL REGL：STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK：STD_LOGIC;-转换后数据输出锁存时钟信号BEGINADDA=1;-当ADDA=0，模仿信号进入通道IN0；当ADDA=1，则进入通道INIQ=REGL;LOCK0 ALE=0;START=0;LOCK=0;OE=0;next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0；OE=0;IF(EOC=1) THEN next_state=st3;-EOC=1表白转换结束ELSE next_state ALE=0;START=0;LOCK=0;OE=1;next_state ALE=0;START=0;LOCK=1;OE=1;next_statenext_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THEN current_state=next_state；END IF;END PROCESS REG；-由信号current_state将当前状态值带出此进程：REGLATCH1：PROCESS(LOCK) -此进程中，在LOCK上升沿，将转换好数据锁入BEGINIF LOCK=1 AND LOCKEVENT THEN REGL=D；END IF;END PROCESS LATCH1;END behav;8-5在不变化原代码功能条件下用两种办法改写例8-2，使其输出控制信号(ALE、START、OE、LOCK)没有毛刺。办法1：将输出信号锁存后输出；办法2：使用状态码直接输出型状态机，并比较这三种状态机特点。- 解：【例8-2】依照图8-6状态图，采用Moore型状态机，设计ADC0809采样控制器 办法1(将输出控制信号锁存后输出)VHDL程序代码如下：LIBR