EDA课程设计智能函数发生器.docx

EDA课程设计

题目：智能函数发生器

专业：通信工程
班级：通信082
姓名：谢振峰
学号：0810920213

一、 设计题目：
智能函数发生器
设计一个智能函数发生器，能够产生递增、递减、方波、三角波、正弦波及及阶梯波波形，并可通过开关选择输出的波形。

二、 设计目标：
1) 设计一个智能函数发生器，能够以稳定的频率发生递增斜波、递减斜波、三角波、梯形波，正弦波和方波。
2) 设置一个波形选择输入信号，通过此改变该信号可以选择以上各种不同种类的输出函数波形，系统具有复位功能。

三、 设计原理：
1. 原理图框图如下：
递增模块
递减模块
三角波模块
阶梯波模块
正弦波模块
方波模块
选 择 模 块
输出信号

图1、原理图框图
2. 原理图说明
本设计采用VHDL语言和原理图设计结合的方法，首先用文本输入法设计了六个波形模块，分别为递增、递减、三角波、梯形、正弦波、方波模块，和一个选择模块。然后进行原理图设计，将各波形模块与选择模块相应的引脚连接，从而完成智能函数发生器的设计。

四、 设计内容：
1) 递增模块
递增模块是用VHDL语言描述的递增函数，实体部分部分说明三个端口，两个输入端口时钟信号clk、复位信号rst和一个输出端口q。设计思路为：通过设计一个中间变量从0x00到0xFF的递增赋值给输出信号q，从而实现递增数字信号的输出。
递增模块仿真图如下：

图2、递增模块仿真图

2) 递减模块
递减模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。设计思路为：通过设计一个中间变量从0xFF到0x00的递减赋值给输出信号q，从而实现递减数字信号的输出。
递减模块仿真图如下：

图3、递减模块仿真图

3) 三角波模块
三角波模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。设计思路为：通过设计一个中间变量先从0x00递增到0x7F，然后从0x7F递减到0x00，将中间变量赋值给输出信号q，从而实现一个周期三角波形的输出。
三角波模块仿真图如下：

图4、三角波模块仿真图

4) 阶梯波模块
阶梯波模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。设计思路为：通过变量控制使中间变量从00H到FFH之间加10H递增，递增到FFH后复位为00H，从而实现阶梯波形。
阶梯波仿真图如下：

图5、阶梯波模块仿真图

5) 正弦波模块
正弦波模块的包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。设计思路为：取一个正弦波周期64个采样值，设置一个64进制的计数器，每次计数将每个采样值输出到端口q，从而实现正弦波数字波形输出。
正弦波仿真图如下：

图6、正弦波模块仿真图

6) 方波模块
方波模块的包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。设计思路为：设置一个中间变量，将其从0x00递增到0x7F，输出信号端口q输出0x00；中间变量从0x7F递增到0xFF，端口q输出0xFF，再将中间变量复位为0x00，以此循环，从而实现方波输出。
方波模块仿真图如下：

图7、方波模块仿真图

7) 原理图设计如下

图8、原理图设计

五、 仿真结果

图9、仿真结果（一）

图10、仿真结果（二）

六、 总结
本设计完整地实现了课程设计要求，通过输入选择信号，输出指定的波形，并能实现复位功能。
通过这次这次智能函数发生器的课程设计，我更加熟悉了学会了使用EDA编程工具软件Quartus II的操作，加深了对VHDL语言的理解，熟练了利用原理图设计电路的方面，体会到了将所学的数字电路知识付诸实践的乐趣。

七、 附录
1.递增模块源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity increase is
port(
clk,rst:in std_logic;
q:out std_logic_vector(7 downto 0));
end increase;

architecture behave of increase is
begin
process(clk,rst)
variable temp:std_logic_vector(7 downto 0);
begin
if rst='0'then temp:="00000000";
elsif clk'event and clk='1' then
if temp="11111111"then
temp:="00000000";
else
temp:=temp+1;
end if;
end if;
q<=temp;
end process;
end behave;

2.递减模块源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity decrease is
port(
clk,rst:in std_logic;
q:out std_logic_vector(7 downto 0));
end decrease;

architecture behave of decrease is
begin
process(clk,rst)
variable temp:std_logic_vector(7 downto 0);
begin
if rst='0'then temp:="11111111";
elsif clk'event and clk='1' then
if temp="00000000" then temp:="11111111";
else temp:=temp-1;
end if;
end if;
q<=temp;
end process;
end architecture;

3.三角波模块源程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity triangle is
port(
clk,rst: in std_logic;
q:out std_logic_vector(7 downto 0));

end triangle;

architecture behav of triangle is
begin
process(clk,rst)
variable temp:std_logic_vector(7 downto 0);
begin
if rst='0' then temp:="00000000";
elsif clk'event and clk='1' then
temp:=temp+1;
if temp<="01111111" then q<=temp;
else q<=255-temp;
if temp="11111111" then temp:="00000000" ;
end if;
end if;
end if;
end process;
end architecture;

4.阶梯波模块源程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity stair is
port( clk,rst:in std_logic;
q:out std_logic_vector(7 downto 0));
end stair;

architecture behav of stair is
begin
process(clk,rst)
variable tmp:std_logic_vector(7 downto 0);
Begin
if rst='0'then tmp:="00000000";
elsif clk'event and clk='1' then
if tmp="11111111" then tmp:="00000000";
else tmp:=tmp+16;
end if;
end if;
q<=tmp;
end process;
end behav;

5.正弦波模块源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity sinwave is
port (clk,rst:in std_logic;
d:out std_logic_vector(7 downto 0));
end sinwave;

architecture behav of sinwave is
begin
process(clk,rst)
variable num:integer range 0 to 63;
begin
if rst='0' then d<="00000000" ;
elsif clk'event and clk='1' then
if num=63 then num:=0;
else
num:=num+1;
end if;
case num is
when 00=>d<="11111111";when 01=>d<="11111110"; when 02=>d<="11111100";
when 03=>d<="11111001";when 04=>d<="11110101"; when 05=>d<="11101111";
when 06=>d<="11101001";when 07=>d<="11100001"; when 08=>d<="11011001";
when 09=>d<="11001111";when 10=>d<="11000101"; when 11=>d<="10111010";
when 12=>d<="10101110";when 13=>d<="10100010"; when 14=>d<="10010110";
when 15=>d<="10001001";when 16=>d<="01111100"; when 17=>d<="01110000";
when 18=>d<="01100011";when 19=>d<="01010111"; when 20=>d<="01001011";
when 21=>d<="01000000";when 22=>d<="00110101"; when 23=>d<="00101011";
when 24=>d<="00100010";when 25=>d<="00011010"; when 26=>d<="00010011";
when 27=>d<="00001101";when 28=>d<="00001000"; when 29=>d<="00000100";
when 30=>d<="00000001";when 31=>d<="00000000" when 32=>d<="00000000";
when 33=>d<="00000001";when 34=>d<="00000100"; when 35=>d<="00001000";
when 36=>d<="00001101";when 37=>d<="00010011"; when 38=>d<="00011010";
when 39=>d<="00100010";when 40=>d<="00101011"; when 41=>d<="00110101";
when 42=>d<="01000000";when 43=>d<="01001011"; when 44=>d<="01010111";
when 45=>d<="01100011";when 46=>d<="01110000"; when 47=>d<="01111100";
when 48=>d<="10001001";when 49=>d<="10010110"; when 50=>d<="10100010";
when 51=>d<="10101110";when 52=>d<="10111010"; when 53=>d<="11000101";
when 54=>d<="11001111";when 55=>d<="11011001"; when 56=>d<="11100001"
when 57=>d<="11101001";when 58=>d<="11101111"; when 59=>d<="11110101";
when 60=>d<="11111001";when 61=>d<="11111100"; when 62=>d<="11111110";
when 63=>d<="11111111";
when others=>null;
end case;
end if;
end process;
end behav;

6.方波模块源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity rectangle is
port(
clk,rst:in std_logic;
q:out std_logic_vector(7 downto 0));
end rectangle;

architecture behav of rectangle is
begin
process(clk,rst)
variable temp:std_logic_vector(7 downto 0);
begin
if rst='0'then temp:="00000000";

elsif clk'event and clk='1' then
temp:=temp+1;
if temp<="01111111" then q<="00000000" ;
else q<="11111111" ;
if temp="11111111" then temp:="00000000";
end if;
end if;
end if;
end process;
end behav;