EDA综合设计与实践专业课程设计用VerilogHDL设计电子钟.doc

广东工业大学试验汇报
信息工程 学院 通信工程 专业 04 班 成绩评定_______
学号 姓名 张凤珠 老师署名_______
预习情况

操作情况

考勤情况

数据处理情况

试验题目 用Verilog HDL设计电子钟 第 17 周至 第 17 周
一、课程设计目标和要求
目标：
1. 学会使用quantusⅡ软件（编译、仿真等），并利用它进行设计部分简单数字电路；
2. 利用试验室提供GW48 SOPC系统主板，结合quantusⅡ软件实现电子钟功效显示。
要求：
电子钟应实现以下功效：
1．时钟显示功效：，该电子钟正常显示小时、分钟、秒，各用2位数码管（共6位数码管）显示范围为0—23时59分59秒，分辨率为1秒，包含开启和停止。
2．校时功效：包含小时校准和分钟校准。
3．跑表：包含跑表清零、开启计时、停止及继续计时功效。
二、试验器件
试验室提供GW48 SOPC系统主板试验箱
三、设计方案和源程序代码
首先分析电子钟要实现三个功效，然后确定它基础结构，因为设计时电子钟三个基础功效全部要用到数码管显示，考虑到三者为了避免竞争数码管资源问题，所以设计时电子钟有3个关键输入按键K1、K2、K3，分别为时间显示、校时功效、跑表开启，而且是当任一个按键按下，其它两个键全部无效，即此时只有按下键才有效，实施该键所控制功效开启。
其次，各个功效模块设计。A 、对于时间显示模块中，包含到是时分秒各个计数器设计 ，“秒计数器”采取60进制计数器，每累计60秒，发出一个“分脉冲”信号，该信号将被送到“分计数器”。“分计数器”采取60进制计数器，每累计60分，发出一个“分脉冲”信号，该信号被送到“时计数器”。“时计数器”采取24进制计数器，可实现二十四小时累计计数。 B 、对于校时模块，一样用到了上述时分计数器，不过只是能实现校时分钟和小时功效，分别用K4、K5键控制，做法是每按下一次键，对应计数器加一。C、 最终是跑表模块这相对于前面两个模块较为复杂，它有计时复位、开启和计时停止三个功效，分别用K6、K8、K7按键控制，这里用到了毫秒、秒、分钟计数器，其中“毫秒计数器”采取100进制计数器，每累计100毫秒产生一个“秒脉冲”信号，该信号将作为“秒计数器”时钟脉冲，其它同A所述。百分秒、秒和分钟信号用七段LED显示。而复位信号是高电平有效，能够对整个跑表同时清0；当开启/停止为高电平时跑表开始计时，为低电平时停止计时，变高后在原来数值基础上再计数。
最终，就是整体综合。包含每个模块用到时钟设置、按键显示模块和确定输入输出参数；此次课程设计采取了一个输入主时钟源4096HZ，其它各个模块用到时钟信号以后时钟源分频得到，所以专门设置了一个分频小模块。
源程序代码以下：
module main(k1,k2,k3,k4,k5,k6,k7,k8,clk_4096,LED1,LED2,LED3,LED4,LED5,LED6);
input k1,k2,k3,k4,k5,k6,k7,k8,clk_4096;
output[3:0]LED1,LED2,LED3,LED4,LED5,LED6;
reg [3:0] LED1,LED2,LED3,LED4,LED5,LED6;
　　reg [7:0] hour,minute,second;

`define hour1 hour[3:0]
`define hour2 hour[7:4]
`define min1 minute[3:0]
`define min2 minute[7:4]
`define sec1 second[3:0]
`define sec2 second[7:4]

reg [15:0] j1,j2,j3;
reg clk1,clk2,clk3;
always @(posedge clk_4096) //输入4096HZ时钟源

begin
if(j1==40)
begin
j1<=0;
clk1<=~clk1; //100HZ
end
else
j1<=j1+1;
if(j2==4095)
begin
j2<=0;

clk2<=~clk2; //1HZ
end
else
j2<=j2+1;
if(j3==7)
begin
j3<=0;
clk3<=~clk3; //512HZ
end
else
j3<=j3+1;
end

//跑表
reg [7:0] missecondrun, secondrun,miurun;
reg runnings,mis,sec;
always@(posedge clk1)
begin

if(k6) //复位
begin
missecondrun[7:0]<=8'd0;
secondrun[7:0]<=8'd0;
miurun[7:0]<=8'd0;
runnings<=0;
end
if(k7) //停止
begin
runnings<=0;
end
if(k8) //运行
runnings<=1;

if(runnings)
begin
if(missecondrun[3:0]==9) // 1/100秒
begin
if(missecondrun[7:4]==9)
begin
missecondrun[7:0]<=0; //假如为99时，转为0
mis<=1; //产生进位提醒
end
else
begin
missecondrun[3:0]<=0; //假如只是个位为9时，十位加1，个位为0
missecondrun[7:4]<=missecondrun[7:4]+1;
end
end
else
missecondrun[3:0]<=missecondrun[3:0]+1; //假如个位不为0时，个位加1，十位不变
　　　　　if(mis) //当进位为1时才进行一次加1
begin
mis<=0;
if(secondrun[3:0]==9) //秒
begin
if(secondrun[7:4]==5)
begin
secondrun[7:0]<=0; //假如为59时，转为0
sec<=1; //产生进位提醒
end
else
begin
secondrun[3:0]<=0
secondrun[7:4]<=secondrun[7:4]+1;//假如只是个位为9时，十位加1，个位为0
end
end
else
secondrun[3:0]<=secondrun[3:0]+1; //假如个位不为0时，个位加1，十位不变
end

if(sec) //当进位为1时才进行一次加1
begin
sec<=0;
ifmiurun[3:0]==9) //分钟
begin
if(miurun[7:4]==5)
begin
miurun[7:0]<=0;

end
else
begin
miurun[3:0]<=0;
miurun[7:4]<=miurun[7:4]+1;
end
end
else
miurun[3:0]<=miurun[3:0]+1;
end
end
end

//时钟显示
reg secondin,minutein;
always@(posedge clk2)
begin
if(`sec2==5&&`sec1==9)
begin
`sec2<=0;
`sec1<=0;
secondin<=1;
end
else
begin
if(`sec1==9)
begin
`sec1<=0;
`sec2<=`sec2+1;
end
else `sec1<=`sec1+1;
end

if(secondin)
begin
secondin<=0;
if(`min2==5&&`min1==9)
begin
`min2<=0;
`min1<=0;
minutein<=1;
end
else
begin
if(`min1==9)
begin
`min1<=0;
`min2<=`min2+1;
end
else `min1<=`min1+1;
end
end

if(minutein)
begin
minutein<=0;
if(`hour2==3&&`hour1==2)
begin
`hour2<=0;
`hour1<=0;

end
else
begin
if(`hour1==9)
begin
`hour1<=0;
`hour2<=`hour2+1;
end
else `hour1<=`hour1+1;
end
end

if(k4)//校时分钟

begin
if(minute[7:4]==5)
begin
if(minute[3:0]==9)
begin
minute[7:0]<=0;
end
else
minute[3:0]<=minute[3:0]+1;
end
else
begin
if(minute[3:0]==9)
begin
minute[3:0]<=0;
minute[7:4]<=minute[7:4]+1;
end
else
minute[3:0]<=minute[3:0]+1;

end
end
if(k5)// 校时小时
begin
if(`hour2==2)
begin
if(`hour1==3)
begin
`hour2<=0;
`hour1<=0;
end
else
`hour1<=`hour1+1;
end
else
begin
if(`hour1==9)
begin
`hour1<=0;
`hour2<=`hour2+1;
end
else
`hour1=`hour1+1;
end
end

end

// 按键显示模块
reg k1_rst,k2_rst,k3_rst;
always@(posedge clk3)
begin
if(k1)
begin
k1_rst<=1;
k2_rst<=0;
k3_rst<=0;
end
if(k2)
begin
k1_rst<=0;
k2_rst<=1;
k3_rst<=0;
end
if(k3)
begin
k1_rst<=0;
k2_rst<=0;
k3_rst<=1;
end
if(k1_rst) //时间显示
begin
LED1<=second[3:0];
LED2<=second[7:4];
LED3<=minute[3:0];
LED4<=minute[7:4];
LED5<=hour[3:0];
LED6<=hour[7:4];
end
if(k2_rst) //校时
begin
LED3<=minute[3:0];
LED4<=minute[7:4];
LED5<=hour[3:0];
LED6<=hour[7:4];
end
if(k3_rst) //跑表显示
begin
LED1<=missecondrun[3:0];
LED2<=missecondrun[7:4];
LED3<=secondrun[3:0];
LED4<=secondrun[7:4];
LED5<=miurun[3:0];
LED6<=miurun[7:4];
end
end

endmodule

四、修改后设计方案
因为本课程设计用到主时钟源是试验箱上4096HZ,而真正用到时钟是1HZ、100HZ、512HZ，分别用于时间显示（包含校时）、跑表、按键显示；这些时钟全部从主频分频得到，而从主频4096HZ到1HZ，要经过4096次分频，分频计数太大，主频和分频后时钟频率相差太大，不利于程序仿真，所以提议使用较低主频，如1024HZ主频；
原设计中用到多个按键控制，而每个按键全部只是只有一个控制功效，缺乏灵活性，所以修改后将按键设置为模式键，即每次按下键全部实现不一样功效显示，可用状态机来实现设计，这里只用到三个按键。

五、试验结果和数据处理
　　按下按键K1，电子钟正常显示时间，再按下键，停止显示。
　　按下按键K2，进入校时状态：按下K4键，进行校准分钟，每按下一次K4键，分钟计数器加一；按下K5键，进行小时校准，每按下一次K5键，小时计数器加一；最终再若按下K2键，停止校时。
　　按下按键K3，进入跑表计时功效：按下K6键，复位；按下K8键，开始计时；按下K7键，停止计时；
六、心得体会
此次课程设计，我花了大约三天时间来完成（不包含汇报），即使没有达成教程安排五天时间，不过我却是所花时间在课程设计上比较多少数人之一，不过总算也完成了作品，尽管不是很完美，功效也不是很多，不过心里还是蛮有成就感！
当然，完成一次课程设计全部不是很轻易！首先确定了自己做电子钟设后，就开始着手写程序；刚开始，确定实现设计目标是多功效电子钟，而且还确定了每个功效用一个模块来写，最终编写一个主模块，采取调用模块形式调用所写各个功效模块，这么想法构思是很不错；不过限于自己所学知识不是很牢靠，也不是很深入，写Verilog HDL 程序也比较少，实践能力还不够，所以当我好不轻易编写好各个功效模块后，最终在编写主程序时却遇上了很多问题，尤其是在编写调用模块时，出现了重重关卡，原来想法总比做来简单！这期间我也有问过同学，可是因为碍于时间问题，最终决定还是放弃这种调用多个模块好方法，转为全部在一个模块实现正常形式。确定了总体版面后，就将原先全部模块综合在一个模块之内，可是一经编译，还是出现了很多意想不到错误，编译不成功；一切又得从头检验起，经过多方面努力，最终得以完成！不过，却比预想电子钟少了部分功效。
　从这次课程设计中，我学到了很多东西，也发觉了自己不足，尤其是发觉自己不够有恒心，这和搞技术开发锲而不舍精神相违反，所以期望自己在这方面全部加强些，编程能力也有待深入加强；多进行自我实践，多请教老师同学，争取自己能上一个台阶！