工艺流程实验模板.doc

ISE TCAD课程设计教学纲领

ISE TCAD环境熟悉了解
一．GENESISe——ISE TCAD模拟工具用户主界面
1） 包含GENESISe平台下怎样浏览、打开、保留、增加、删除、更改项目；增加试验；增加试验参数；改变性能；增加工具步骤等；
2） 了解基础项目所需要使用工具，每个工具具体功效及相互之间关系。
二．工艺步骤模拟工具LIGMENT/DIOS，器件边界及网格加密工具MDRAW
1） 掌握基础工艺步骤，能在LIGMENT平台下完成一个完整工艺模拟；
2） 在利用DIOS工具时会调用在LIGMENT中生成*_dio.cmd文件；
3） 能直接编辑*_dio.cmd文件，并在终端下运行；
4） 掌握在MDRAW平台下进行器件边界、掺杂、网格编辑。
三．器件仿真工具DESSIS，曲线检测工具INSPECT和TECPLOT。
1） 了解DESSIS文件基础结构，比如：文件模块、电路模块、物理模块、数学模块、解算模块；
2） 应用INSPECT提取器件参数，比如：MOSFET阈值电压（Vt）、击穿电压BV、饱和电流Isat等；
3） 应用TECPLOT观察器件具体信息，比如：杂质浓度、电场、晶格温度、电子密度、迁移率分布等。

课程设计题目
设计一 PN结试验
1） 利用MDRAW工具设计一个PN结边界（图所表示）及掺杂；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序，考虑偏压分别在-2V，0V，0.5V时各自特征；
4） 应用TECPLOT工具查看PN 结杂质浓度，电场分布，电子电流密度，空穴电流密度分布。
提醒：*_des.cmd文件编辑能够参看软件中提供例子并加以修改。
所需条件：，

设计二 NMOS管阈值电压Vt特征试验
1） 利用MDRAW工具设计一个栅长为0.18NMOS管边界及掺杂；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序；
4） 应用INSPECT工具得出器件Vt特征曲线；
注：要求在*_des.cmd文件编辑时必需考虑到器件二级效应，如：DIBL效应（drain-induced barrier lowering）,体效应（衬底偏置电压对阈值电压影响），考虑一个即可。
提醒：*_des.cmd文件编辑关键在于考虑DIBL效应时对不一样Vd下栅电压扫描，考虑体效应时对不一样衬底负偏压Vsub下栅电压扫描。并在MDRAW中改变栅长，如：0.14，0.10等，改变氧化层厚度，掺杂浓度反复上述操作，提取各自阈值电压进行比较。

设计三 PMOS管Id-Vg特征试验
1） 利用MDRAW工具设计一个栅长为0.18PMOS管边界及掺杂；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序，其中在Vd为0V时Vg从-2V扫到0V；
4） 应用INSPECT工具得出器件Id-Vg特征曲线,提取阈值电压值。
提醒：*_des.cmd文件编辑必需注意PMOS管和NMOS管不一样，沟道传输载流子为空穴。
注：尝试改变栅长，如：0.14，0.10，等，再次反复以上步骤。

设计四 NMOS 管I d-Vd特征试验
1） 利用MDRAW工具设计一个栅长为0.18NMOS管边界及掺杂；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序；
4） 应用INSPECT工具得出器件I d-Vd特征曲线。
提醒：*_des.cmd文件编辑必需考虑不一样栅电压下Id-Vd（如：），扫描范围： 0V~2V，最终得到一簇I d-Vd曲线。

设计五 NMOS 管衬底电流特征试验
1）利用MDRAW工具设计一个栅长为0.18NMOS管边界及掺杂；
2）在MDRAW下对器件必需位置进行网格加密；
3）编辑*_des.cmd文件，并在终端下运行此程序；
4）应用INSPECT工具得出器件I d-Vd特征曲线，观察在DD和HD方法下不一样结果。
提醒：*_des.cmd文件编辑中在漏电压为2V时对栅电压进行扫描（从0V到3V）
注：考虑在DESSIS中用扩散-漂移（DD：drift-diffusion：）方法和流体力学（HD： hydrodynamics）方法分别进行模拟，且考虑到电子要能达成衬底则设电子复合速度在衬底处为0
Electrode { ...
{ Name="substrate" Voltage=0.0 eRecVelocity=0 }
}

设计六 SOI 阈值电压Vt特征试验
1） MDRAW工具设计一个SOI边界及掺杂（绝缘层厚度为50纳米，有效沟道长度为0.48）；
2） 在DIOS下对器件工艺参数值进行要求，在MDRAW中对网格进行再加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序，其中Vg从0V扫到3V；
4） 应用INSPECT工具得出器件I d-Vg特征曲线，并提取Vt和gm（跨导）。

设计七 SOI I d-Vd特征试验
1） MDRAW工具设计一个SOI边界及掺杂（绝缘层厚度为50纳米，有效沟道长度为0.48）；
2） 编辑*_des.cmd文件，并在终端下运行此程序，其中在Vg为3V时漏电压Vd从0V扫到3.5V；
3） 应用INSPECT工具得出器件I d-Vd特征曲线。
注：考虑在DESSIS中用扩散-漂移（DD）方法和流体力学（HD）方法分别进行模拟，得到结果有什么不一样。

设计八 双极型晶体管试验即基极开路，集电极-发射极击穿电压）
1） MDRAW工具设计一个双极型晶体管（平面工艺）；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序，其中集电极偏压从0V扫到90V；
4） 应用INSPECT工具得出器件基极开路时Ic-Vc特征曲线。
提醒：*_des.cmd文件编辑要注意求解时同时考虑两种载流子，且在发射极和集电极偏压为零时对基极电压进行扫描，然后再对发射极电压进行扫描。
注：观察得到Ic-Vc特征曲线，出现了负阻特征！

设计九 生长结工艺双极型晶体管试验
1）参看设计八要求，关键依据图示在MDRAW中画出边界，并进行均匀掺杂，其中E、B、C三个区域全部是在Si上掺杂；
2）画出V（X），E（X），估量耗尽层宽度；
3）设，，画出V（X），E（X），p（x），n（x），及电流密度，并计算，，，推倒和；
4）Ne=5,Nb=,Nc= 单位：/
注：其它条件不变，在E为：S i，B、C全部为Ge时反复上述过程

设计十NMOS管等百分比缩小定律应用
1） 依据0.18MODFET结构（图所表示），在MDRAW下设计一个0.10MOSFET，其中考虑栅长、氧化层厚度、掺杂浓度、结深等百分比缩小；
2） 编辑*_des.cmd文件，并在终端下运行此程序，其中在Vd为0.1V时Vg从0V扫到2V；
3） 在INSPECT中得到Id-Vg曲线图，验证其特征参数（如：阈值电压Vt）改变是否遵照等百分比缩小定律。
提醒：

等百分比缩小定律：
1、CE律（恒定电场等百分比缩小）
在MOS器件内部电场不变条件下，经过等百分比缩小器件纵向、横向尺寸，以增加跨导和降低负载电容，由此提升集成电路性能。
为确保器件内部电场不变，电源电压也要和器件尺寸缩小一样倍数。
2、CV律（恒定电压等百分比缩小）
即保持电源电压VDD和阈值电压VT不变，对其它参数进行等百分比缩小。CV律通常只适适用于沟道长度大于1um器件。

3、QCE律
是对CE律和CV律折中，通常器件尺寸缩小κ倍，但电源电压只是变为原来λ/κ倍。

详见下表：

参数
CE（恒场）律
CV（恒压）律
QCE（准恒场）律
器件尺寸L、W、tox等
1/κ
1/κ
1/κ
电源电压
1/κ
1
λ/κ
掺杂浓度
κ
κ2
λκ
阈值电压
1/κ
1
λ/κ
电流
1/κ
κ
λ2/κ
负载电容
1/κ
1/κ
1/κ
电场强度
1
κ
λ
门延迟时间
1/κ
1/κ2
1/λκ
功耗
1/κ2
κ
λ3/κ2
功耗密度
1
κ3
λ3
功耗延迟积
1/κ3
1/κ
λ2/κ3
栅电容
κ
κ
κ
面积
1/κ2
1/κ2
1/κ2
集成密度
κ2
κ2
κ2

参考：甘学温，黄如，刘晓彦，张兴 编著《纳米CMOS器件》，科学出版社，

设计十一 NMOS亚阈值转移特征试验
1） 利用MDRAW工具设计一个NMOS管边界及掺杂；
2） 在MDRAW下对器件必需位置进行网格加密；
3） 编辑*_des.cmd文件，并在终端下运行此程序，其中在Vg = 0 V时Vd从0V扫到2V ).
4） 应用INSPECT工具得出器件亚阈值电压特征曲线，其中Y轴坐标用对数坐标（方便观察亚阈值斜率），提取亚阈值斜率很亚阈值泄漏电流。
提醒：改变沟道长度（0.18，0.14，0.10，0.06）或改变氧化层厚度（10-100），在INSPECT中观察亚阈值电压特征曲线，并提取不一样亚阈值电压值进行比较。

设计十二 二极管工艺步骤试验
1） 编写*_dio.cmd文件（或在LEGMENT操作平台下）对二极管整个工艺步骤进行模拟：
下面给出工艺参数：
衬底掺杂：N-type wafer=Phos/5e14,Orientation=100；
氧化淀积：200A；
粒子注入：B/30K/5e12/T7；
热退火：temperature=(1100),time=30mine,Atmosphere=Mixture.
2） 运行*_dio.cmd文件，观察其工艺实施过程。
3） 在MDRAW工具中调入DIOS中生成mdr_*.bnd和mdr_*.cmd文件，再对器件网格进行更深入加密。
4） 编辑*_des.cmd文件，并在终端下运行此程序，其中考虑二极管偏压分别在-2V，0V，0.5V时输出特征，及其击穿特征；

设计十三 NMOS工艺步骤试验
1） 编辑*_dio.cmd文件（或在LEGMENT操作平台下）对NMOS进行工艺步骤模拟，工艺参数见注释；
2） 运行*_dio.cmd文件，观察其工艺实施过程。
3） 在MDRAW工具中调入DIOS中生成mdr_*bnd和mdr_*.cmd文件，再对器件网格进行更深入加密。
4） 编辑*_des.cmd文件，并在终端下运行此程序，其中对其简单Id-Vg特征进行模拟；
5） 在INSPECT中观察不一样工艺参数值对器件特征有何影响，尤其对阈值电压影响。
注： simple nmos example：
substrate (orientation=100, elem=B, conc=5.0E14, ysubs=0.0)
comment('p-well, anti-punchthrough & Vt adjustment implants')
implant(element=B, dose=2.0E13, energy=300keV, tilt=0)
implant(element=B, dose=1.0E13, energy=80keV, tilt=7)
implant(element=BF2, dose=2.0E12, energy=25keV, tilt=7)

comment('p-well: RTA of channel implants')
diff(time=10s, temper=1050)

comment('gate oxidation')
diff(time=8, temper=900, atmo=O2 )
comment('poly gate deposition')
deposit(material=po, thickness=180nm)

comment('poly gate pattern')
mask(material=re, thickness=800nm, xleft=0, xright=0.09)

comment('poly gate etch')
etching(material=po, stop=oxgas, rate(aniso=100))
etching(material=ox, stop=sigas, rate(aniso=10))
etch(material=re)

comment('poly reoxidation')
diffusion(time=20, temper=900, atmo=O2, po2=0.5)

comment('nldd implantation')
implant(element=As, dose=4.0E14, energy=10keV, tilt=0)

comment('halo implantation')
impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=0, tilt=30)
impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=90, tilt=30)
impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=180, tilt=30)
impl(element=B, dose=1.0E13*0.25, energy=20keV, rotation=270, tilt=30)

comment('RTA of LDD/HALO implants')
DIFFusion(Time=5sec,TEmperature=1050degC)

comment('nitride spacer')
depo(material=ni, thickness=60nm)
etch(material=ni, remove=60nm, rate(a1=100), over=40)
etch(material=ox, stop=(pogas), rate(aniso=100))

comment('N+ implantation & final RTA')
impl(element=As, dose=5E15, energy=40keV, tilt=0)
diff(time=10s, temper=1050, atmo=N2)

comment('full device structure')
comment('metal S/D contacts')
mask(material=al, thick=0.03, x(-0.5, -0.2, 0.2, 0.5) )

退火要考虑pair diffusion，离子注入考虑晶格损伤，并考虑不一样栅长。