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数电时序逻辑电路练习题修改 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题1、时序逻辑电路在结构上、时序逻辑电路在结构上 ()。A必须有组合逻辑电路必须有组合逻辑电路 B 必须有存储电路必须有存储电路必有存储电路和组合逻辑电路必有存储电路和组合逻辑电路C D以上均正确以上均正确分分 析析 提提 示示 根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关的功能特的输入信号，还与输入信号作用前电路所处的状态有关的功能特点，在结构上必须有存储电路记忆电路以前所处的状态。点，在结构上必须有存储电路记忆电路以前所处的状态。2 2 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路电路 ()。A没有触发器没有触发器 B没有统一的时钟脉冲控制没有统一的时钟脉冲控制 没有稳定状态没有稳定状态 C D输出只与内部状态有关输出只与内部状态有关 分分 析析 提提 示示 异步时序逻辑电路在结构上，各触发器的时钟端不接到同一异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步脉冲同步 。3 3 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题3、图图示各示各逻辑电逻辑电路中，路中，为为一位二一位二进进制制计计数器的是数器的是 ()。ABCD分分 析析 提提 示示 一位二进制计数器的状态方程为一位二进制计数器的状态方程为 每作用每作用1 1个时钟个时钟CP 信号，状态变化信号，状态变化1次。次。按各电路的连接方式，求出驱动方程按各电路的连接方式，求出驱动方程 并代入特性方程并代入特性方程 。4 4 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题4、从、从0开始计数的开始计数的N进制增量计数器，最后一个计数状态为进制增量计数器，最后一个计数状态为 ()。N A N1 B N+1 C 2 N D分分 析析 提提 示示 从从0开始计数的开始计数的N进制增量计数器，其计数状态依次是进制增量计数器，其计数状态依次是0、1、2、N1，共，共 N 个计数状态。个计数状态。5 5 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题5、由、由 n 个触发器构成的计数器，最多计数个数为个触发器构成的计数器，最多计数个数为 ()。n 个个 A n2 B 2n 个个 C 2n 个个 D分分 析析 提提 示示 每个触发器每个触发器 Q 端有端有 0、1 两种可能状态，两种可能状态，n 个触发器有个触发器有 2n 种种可能的状态，最多计数个数为可能的状态，最多计数个数为 2n 个个。6 6 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题6、若构成一个十二进制计数器，所用触发器至少、若构成一个十二进制计数器，所用触发器至少 ()。12 个个 A 3 个个B 4 个个 C 6 个个D分分 析析 提提 示示 进制数进制数 N=12，设触发器的个数为，设触发器的个数为n，按，按 N 2n 关系计算关系计算n，并取最小整数，并取最小整数，n=4。7 7 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题7、4个触发器构成的个触发器构成的8421BCD码计数器，其无关状态的个数为码计数器，其无关状态的个数为()。6 个个 A 8 个个 B 10 个个 C不定不定D分分 析析 提提 示示 8421BCD码计数器为十进制计数器，有效状态数为码计数器为十进制计数器，有效状态数为10个，个，4个个触发器共有触发器共有 24=16 个状态，无效状态数个状态，无效状态数=1610=6个。个。8 8 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题8、下列计数器中，不存在无效状态的是下列计数器中，不存在无效状态的是 ()。二进制计数器二进制计数器 A 十进制计数器十进制计数器 B 环形计数器环形计数器 C 扭环形计数器扭环形计数器 D分分 析析 提提 示示 n 个触发器构成的个触发器构成的n 位二进制计数器，位二进制计数器，2n 个状态全部为有效个状态全部为有效状态，不存在无效状态。状态，不存在无效状态。9 9 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题9、异步异步计计数器如数器如图图示，若触示，若触发发器当前状器当前状态态Q3 Q2 Q1为为110，则则在在时时钟钟作用下，作用下，计计数器的下一状数器的下一状态为态为 ()。A101B111C010D 000分分 析析 提提 示示 各触发器的状态方程：各触发器的状态方程：，i=1,2,3 各触发器的时钟条件：各触发器的时钟条件：CP1=CP,CP2=Q1,CP3=Q2 触发器具备时钟条件时按状态方程改变状态，不具备时钟条触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。件时状态不变。各触发器的初始状态各触发器的初始状态：CP1，使，使 ，Q1 变化变化 为为 0 1，出现上升沿，出现上升沿，Q1，使，使 ，Q2 变化变化 为为 1 0，出现下降沿，出现下降沿，Q2，使，使 。1010 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题10、异步异步计计数器如数器如图图示，若触示，若触发发器当前状器当前状态态Q3 Q2 Q1为为011，则则在在时时钟钟作用下，作用下，计计数器的下一状数器的下一状态为态为 ()。A100B110C010D 000分分 析析 提提 示示 各触发器的状态方程：各触发器的状态方程：，i=1,2,3 各触发器的时钟条件：各触发器的时钟条件：CP1=CP,CP2=Q1CP3=Q2 触发器具备时钟条件时按状态方程改变状态，不具备时钟条触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。件时状态不变。各触发器的初始状态各触发器的初始状态：CP1，使，使 ，Q1 变化变化 为为 1 0，出现下降沿，出现下降沿，Q1，使，使 ，Q2 变化变化 为为 1 0，出现下降沿，出现下降沿，Q2，使，使 。1111 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题11、由由4位二位二进进制制计计数器数器74LS161构成的任意构成的任意进进制制计计数器数器电电路如路如图图示，示，计计数数时时的最小状的最小状态态是是 ()。0000 A 1111B 0110 C 0001 D分分 析析 提提 示示 图示电路，构成任意进制计数器所用的方法为进位输出图示电路，构成任意进制计数器所用的方法为进位输出 C置置于差数法于差数法。计数范围为：。计数范围为：预置数输入端的数值预置数输入端的数值 0110 使进位输出使进位输出 C 为为1时的状态时的状态1111计数时的最小状态是计数时的最小状态是0110。1212 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题12、由由4位二位二进进制制计计数器数器74LS161构成的任意构成的任意进进制制计计数器数器电电路如路如图图示，示，计计数数器的有效状态数为器的有效状态数为 ()。16 个个 A 8 个个B 10 个个C 12 个个 D分分 析析 提提 示示 图示电路，构成任意进制计数器所用的方法为图示电路，构成任意进制计数器所用的方法为 复位复位 法法。计数范围为：计数范围为：预置数输入端的数值预置数输入端的数值 0000 使使 为为0时的状态时的状态1001共共10个有效状态。个有效状态。1313 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题13、由由4位二位二进进制制计计数器数器74LS161构成的任意构成的任意进进制制计计数器数器电电路如路如图图示，示，计计数数器的最大状态是器的最大状态是 ()。0000A 1111B 1001C 0001D分分 析析 提提 示示 图示电路，构成任意进制计数器所用的方法为图示电路，构成任意进制计数器所用的方法为 复位复位 法法。计数范围为：计数范围为：预置数输入端的数值预置数输入端的数值 0000 使使 为为0时的状态时的状态1001共共10个有效状态，计数器的最大状态是个有效状态，计数器的最大状态是1001。1414 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题14、下列器件中，具有串行下列器件中，具有串行并行数据转换功能的是并行数据转换功能的是 ()。译码器译码器 A 数据比较器数据比较器 B 移位寄存器移位寄存器 C 计数器计数器 D分分 析析 提提 示示 移位寄存器采用串行输入、并行输出的工作方式，可实现串移位寄存器采用串行输入、并行输出的工作方式，可实现串行行并行数据的转换。并行数据的转换。1515 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题1、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与而且还与 有关。有关。参参 考考 答答 案案 输入信号作用前电路所处的状态输入信号作用前电路所处的状态分分 析析 提提 示示 时序逻辑电路在结构上，有存储电路记忆电路以前所处的状时序逻辑电路在结构上，有存储电路记忆电路以前所处的状态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号，态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关。还与输入信号作用前电路所处的状态有关。1616 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在电路，其二是内部存在 通路。通路。参参 考考 答答 案案存储存储 反馈反馈 分分 析析 提提 示示 时序逻辑电路用触发器等存储电路记忆电路以前所处的状态；时序逻辑电路用触发器等存储电路记忆电路以前所处的状态；时序逻辑电路的内部时序逻辑电路的内部反馈将电路的输出状态反馈到组合逻辑电路反馈将电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。的输入端，与输入信号一起共同决定组合逻辑电路的输出。1717 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题3、时序逻辑电路的、时序逻辑电路的“现态现态”反映的是反映的是 时刻电路状态变化时刻电路状态变化的结果，而的结果，而“次态次态”则反映的是则反映的是 时刻电路状态变化的结时刻电路状态变化的结果。果。参参 考考 答答 案案以前以前 当前当前分分 析析 提提 示示 当前输入信号当前输入信号 作用后，时序逻辑电路状态变化的结果为新的作用后，时序逻辑电路状态变化的结果为新的状态状态 ，称为，称为“次态次态”；当前输入信号；当前输入信号 作用前，时序逻辑电路所作用前，时序逻辑电路所处的状态处的状态 ，称为，称为“现态现态”，它是以前时刻输入信号作用后电路状，它是以前时刻输入信号作用后电路状态变化的结果。态变化的结果。1818 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题4、时序逻辑电路按其不同的状态改变方式，可分为、时序逻辑电路按其不同的状态改变方式，可分为 时序时序逻辑电路和逻辑电路和 时序逻辑电路两种。前者设置统一的时钟脉时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。冲，后者不设置统一的时钟脉冲。参参 考考 答答 案案同步同步 异步异步分分 析析 提提 示示 同步时序逻辑电路在结构上，各触发器的时钟端接到同一个同步时序逻辑电路在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步步 。异步时序逻辑电路在结构上，各触发器的时钟端不接到同一异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步脉冲同步 。1919 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题5、时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的、时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为函数，这类时序逻辑电路称为 型时序逻辑电路；型时序逻辑电路；时序逻时序逻辑电路的输出仅是当前状态的函数，辑电路的输出仅是当前状态的函数，而与当前输入无关，而与当前输入无关，或者不存在或者不存在独立设置的输出，独立设置的输出，而以电路的状态直接作为输出，而以电路的状态直接作为输出，这类时序逻辑电路这类时序逻辑电路称为称为 型时序逻辑电路。型时序逻辑电路。参参 考考 答答 案案 Mealy Moore 分分 析析 提提 示示 Mealy 型时序逻辑电路，输出信号不仅取决于前输入的函数，型时序逻辑电路，输出信号不仅取决于前输入的函数，同时还是当前状态的函数。同时还是当前状态的函数。Moore型时序逻辑电路，输出信号仅是当前状态的函数。型时序逻辑电路，输出信号仅是当前状态的函数。2020 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题6、根据触发器时钟脉冲作用方式的不同，计数器有、根据触发器时钟脉冲作用方式的不同，计数器有 计数器计数器和和 计数器之分。前者所有触发器在同一个时钟脉冲作用下计数器之分。前者所有触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。参参 考考 答答 案案同步同步 异步异步分分 析析 提提 示示 同步计数器在结构上，各触发器的时钟端接到同一个时钟信同步计数器在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步。异步计数器在结构上，各触发器的时钟端不接到同一个时钟异步计数器在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步步。2121 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题7、根据计数过程中，数字增、减规律的不同，计数器可分为、根据计数过程中，数字增、减规律的不同，计数器可分为计数器、计数器、计数器和可逆计数器三种类型。计数器和可逆计数器三种类型。参参 考考 答答 案案加法加法 减法减法 分分 析析 提提 示示 加法加法计数器：在时钟脉冲计数器：在时钟脉冲CP作用下，计数器递增规律计数。作用下，计数器递增规律计数。减法减法计数器：在时钟脉冲计数器：在时钟脉冲CP作用下，计数器递减规律计数。作用下，计数器递减规律计数。可逆可逆计数器：在时钟脉冲计数器：在时钟脉冲CP作用下，计数器可递减规律计数、作用下，计数器可递减规律计数、可递减规律计数。可递减规律计数。2222 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题8、计数器工作时，对、计数器工作时，对 出现的个数进行计数。出现的个数进行计数。参参 考考 答答 案案时钟脉冲时钟脉冲CP分分 析析 提提 示示 计数器，在时钟脉冲计数器，在时钟脉冲CP作用下进行状态转换，并用不同的作用下进行状态转换，并用不同的状态反应时钟脉冲状态反应时钟脉冲CP出现的个数。出现的个数。2323 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题9、构成一个、构成一个2n 进制计数器，共需要进制计数器，共需要 个触发器。个触发器。参参 考考 答答 案案n分分 析析 提提 示示 在二进制在二进制计数器中，计数器中，进制进制数数 N 和触发器个数和触发器个数 n 的关系为的关系为 N=2n2424 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 填空题填空题填空题填空题10、8 位移位寄存器，串行输入时需经过位移位寄存器，串行输入时需经过 CP 脉冲作用脉冲作用后，后，8 位数码才能全部移入寄存器中。位数码才能全部移入寄存器中。分分 析析 提提 示示 移位寄存器采用串行方式输入数据，每作用移位寄存器采用串行方式输入数据，每作用1个时钟脉冲个时钟脉冲CP信信号输入号输入1位数据，位数据，8位串行数据输入需作用位串行数据输入需作用8个时钟脉冲个时钟脉冲CP 信号，信号，8 位数码才能全部移入寄存器中。位数码才能全部移入寄存器中。参参 考考 答答 案案82525