本科毕业论文---数字频率计设计.doc

常州信息职业技术学院电子与电气工程学院 毕业设计论文江苏财经职业技术学院学生毕业设计（论文）报告系 别： 机械与电子工程系 专 业： 电子信息 班 号： 10电信 学 生 姓 名： 王肖肖 学 生 学 号： 1011202130 设计（论文）题目： 数字频率计设计 指 导 教 师： 丁琳 设 计 地 点： 江苏财经职业技术学院 起 迄 日 期： 2010.09.062012.11.23 毕业设计（论文）任务书专业 电子信息 班级 10电信 姓名 王肖肖 一、课题名称： 数字频率计设计 二、主要技术指标：1、频率范围在0Hz999999Hz。 2、用六个数码管显示，采用8段译码器。 3、不用显示计数的过程，只要显示最终的结果。 4、设有Hz与KHz两档。 5、结果用十进制数显示。 三、工作内容和要求：1、以EDA 工具为开发平台，利用VHDL硬件描述语言，采用自顶向下和基于库的设计 ，这样不但可以不必了解硬件结构的设计，从而还能使系统大大地简化，并提高了整体的性能和可靠性。 2、用VHDL在CPLD器件上实现一种数字频率计测频系统，能够用十进制数码管显示被测信号的频率，这样不仅能够测量频率，还可以测量其他的物理量，具有体积小、可靠性高和功耗低的特点。 四、主要参考文献： 1、EDA技术与项目训练 2、电子测量技术 3、蒋焕文，孙续，电子测量（第二版），中国计量出版社（中） 学 生（签名） 年 月 日 指 导 教师（签名） 年 月 日 教研室主任（签名） 年 月 日 系 主 任（签名） 年 月 日毕业设计（论文）开题报告设计（论文）题目数字频率计设计一、 选题的背景和意义： 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。本设计中使用的就是直接测频法。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。二、 课题研究的主要内容：1、 制作一个由EDA技术产生的从0Hz999999Hz的数字频率计，并将所需得到的频率通过数码管显示出来。2、 数字频率计主要有5个模块来组成：频率控制模块、十进制计数器模块、锁存模块、译码模块和系统模块。三、 主要研究（设计）方法论述：1、首先通过频率控制模块，将clk信号分频再取反给锁存和计数两个使能端。 2、其次通过十进制计数器模块实现对输入信号周期的计数。 3、然后通过锁存模块实现对计数器结果的锁存，并将其送入译码模块。 4、再通过译码模块实现对计数结果的译码，让其直观地显示于数码管上。 5、再然后通过系统模块来实现对各模块功能的整合，并实现整个系统的功能。6、最后修改并最终完成论文设计。四、设计（论文）进度安排：时间（迄止日期）工 作 内 容2011.9.6-2011.9.9查阅相关资料，确定设计题目；2011.9.10-2011.9.23明确设计任务，填写开题报告，拟定初步方案；2011.9.24-2011.10.2了解相关引脚的功能和硬件系统总体方案的初步设计；2011.10.20-2011.10.24完成中期检查表；2011.10.25-2011.10.31查阅资料，撰写初稿2011.11.1-2011.11.7完成初稿，交给指导老师审核；2011.11.8-2011.11.13修改完善毕业设计；2011.11.14-2011.11.19定稿，完成设计；五、指导教师意见： 指导教师签名： 年 月 日六、系部意见： 系主任签名： 年 月 日数字频率计设计目录摘要Abstract第1章 前言.1第2章 EDA的发展历程及其应用.22.1 电子设计自动化发展概述.22.1.1 什么是电子设计自动化.22.1.2 EDA的发展阶段及特点.22.1.3 EDA的应用.32.2 基于EDA的FPGA/CPLD的开发.32.2.1 FPGA/CPLD的介绍.32.2.2 基于EDA工具的FPGA/CPLD开发流程.42.2.3 用FPGA/CPLD开发的优缺点.42.3 FPGA设计流程.52.4 VHDL语言.62.5 VHDL的特点.72.6基于VHDL的自顶向下设计方法.82.6.1自顶向下设计的步骤.82.6.2 Top-down设计方法的优点.82.7 MAX+PLUS II 介绍.8第3章 设计总体方案.10第4章 数字频率计的设计原理.114.1 频率计测量频率的原理.114.1.1 频率计测量频率的原理图包含的模块.114.1.2 频率计测量频率的原理图.114.2 频率计测量周期的原理.114.2.1 频率计测量周期的原理图包含的模块.114.2.2 频率计测量周期的原理图.12第5章 数字频率计的设计.135.1 数字频率计的设计背景135.2 数字频率计的设计原理135.2.1 直接测频法.135.2.2 多周期同步测频法.135.3 频率计发展现状145.4 数字频率计的设计要求145.5六位数字频率计原理.155.6 数字频率计设计方法.155.7 数字频率计原理框图.15第6章 系统方案论证与模块划分.16第7章 系统单元电路设计及工作原理.177.1 1000分频模块和动态扫描模块.177.2 频率控制模块.177.3 十进制计数器模块.177.4 锁存模块.177.5 译码模块.177.6 六选一模块.17第8章 各模块程序的设计.188.1频率控制模块的程序（CT1.VHD）.188.2十进制计数器模块（CNT10.VHD）.188.3锁存模块（REG4.VHD）198.4译码模块（DECODE.VHD）198.5动态扫描模块（SCAN6A.VHD）20第9章 结束语. 22参考文献答谢辞摘 要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置，它不仅可以测量方波、三角波、正弦波、尖脉冲信号和其他具有周期特性的信号频率，而且还可以测量它们的周期。经过改装，可以测量电容做成数字式电容测量仪；可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。这次设计选用的是VHDL在CPLD器件上实现数字频率计测频系统，能够测量正弦波、三角波和方波等信号的频率，能够用十进制数码管显示被测信号的频率，而且还能对其他多种物理量进行测量。具有体积小、功耗低和可靠性高的特点。数字频率计是通讯设备、计算机、音频视频等科研生产领域不可缺少的测量仪器。采用VHDL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性，在不更改硬件电路的基本上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性能强和现场可编程等优点。关键词：数字频率计、FPGA芯片、VHDL语言AbstractDigital frequency meter is to directly show to be measured a kind of Diagraph of signal frequency to equip with the decimal system number, It not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequency of the signal of characteristic, and can also measure their periods. Has been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument; Can measure electric capacity to make into a number type the electric capacity measure an instrument; Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc. Therefore the digital frequency meter accounts in the diagraph physics to measure aspect applied extensive. This design is used VHDL, the spare part is at CPLD up carry out digital frequency meter to account to measure repeatedly system, can show to be measure the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. Signal, and return an ability as to it is he various physical quantity carry on diagraph. Have the physical volume small and dependable sex Go and achievement to consume a low characteristics. Digital frequency meter is the diagraph instrument of research production realm indispensabilitys. Such as calculator, communication equipments and audio frequency video frequency.Etc.The digital frequency meter that adopts VHAL to weave a distance to distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change sex. On the foundation that doesnt change hardware electric circuit, carries on various function that the improvement can also raise system further to the system. The numbers frequency accounts to have high speed, precision, credibility, the anti-interference is strong and the spot programmable etc. advantage. Keywords: Digital frequency meter；the FPGA chip；VHDL language 第1章 前言电子设计自动化EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术，是一种以计算机为基本工作平台,利用计算机图形学拓扑逻辑学、计算数学以致人工智能学等多种计算机应用科学的最新成果而开发出来的一整套软件工具。它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路ASIC。 VHDL即超高速集成电路硬件描述语言,主要用于数字系统的结构、功能和接口。数字频率计是数字电路中的典型应用，在现代电子领域中是不可缺少的电子测量仪器。传统的数字频率计是由中大规模集成电路构成，但这类频率计会产生比较大的 延时，测量范围较小，精度不高，可靠性差且电路复杂。随着集成电路技术的发展，可以将整个系统集成到一个块上，实现所谓的片上系统（SOC）。片上系统的实现将大大减小系统的体积，降低系统的成本，提高系统的处理速度和可靠性。所谓频率，就是周期性信号在单位时间内变化的次数。本次设计方案的基本思想是分为五个模块来实现其功能的。分别是：分频模块、十进制计数模块、锁存模块、译码模块和系统模块。第2章 EDA的发展历程及其应用2.1 电子设计自动化发展概述2.1.1什么是电子设计自动化在电子设计技术领域，可编程逻辑器件（如PLD）的应用，已有了很好的普及。这些器件为数字系统的设计带来了极大地灵活性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。纵观可编程逻辑器件的发展史，它在结构原理、集成规模、下载方式、逻辑设计手段等方面的每一次进步都为现在电子技术的革命与发展提供了不可或缺的强大动力。随着可编程逻辑器件集成规模不断扩大，自身功能的不断完善和计算机辅助设计技术的提高，在现在电子设计领域中得EDA便应运而生了。传统的数字电路设计模式，如利用卡诺图的逻辑化简手段以及难懂的布尔方程表达方式和相应的TTL或4000系列小规模集成芯片的堆砌技术正在迅速地推出历史舞台。电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸引了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGA/CPLD器件，就可以得到最后的设计结果，尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。2.1.2 EDA的发展阶段及特点EDA技术的发展始于70年代，至今经历了三个阶段。电子线路的CDA（计算机辅助设计）是EDA发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图，采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复工作 ，但自动化程度低，需要人工干预整个设计过程。这类专用软件被广泛应用于工程设计中。80年代初期，EDA技术开始技术设计过程的分析，推出了以仿真（逻辑模拟、定时分析和故障仿真）和自动布线与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了CAE-计算机辅助工程。也就是所谓的EDA技术中级阶段。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。90年代出现了以自动综合器和硬件描述语言为基础，全方面支持电子设计自动化的ESDA（电子系统设计自动化），即高级EDA阶段，也就是目前常说的EDA。过去传统的电子系统电子产品的设计方法是采用自底而上的程式，设计者先对系统结构分块，直接进行电路级的设计。EDA技术高级阶段采用一种新的设计概念：自顶而下的设计程式和并行工程的设计方法，设计者的精力主要是集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合理论得到了巨大的发展，可以进行系统级的仿真和综合。图2-1给出了上述EDA发展阶段的示意图。行为设计结构设计版图设计电路设计逻辑设计设计层次197019751980198519901995CADCAEEDA年代 图2-1 EDA发展阶段示意图2.1.3、EDA的应用 随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、医学、航空、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常是一些原来的技术瓶颈得以轻松突破，从而使得产品的开发周期大为缩短、性能价格比大幅度提高。不言而喻，EDA技术将迅速称为电子设计领域中的极其重要的组成部分。 电子设计专家认为，单片机时代已经结束，未来将是EDA的时代，这是极具深刻洞察力的名世之言。随着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应用以空前规模和速度渗透到各行各业。各行业对自己专用集成电路的设计要求日趋迫切，现场可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发，通常是一种借助于软件方式的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以使专制的门阵列掩膜芯片，FPGA/CPLD起到了硬件仿真ASIC芯片的作用。2.2 基于EDA 的FPGA/CPLD的开发2.2.1 FPGA/CPLD的介绍我国的电子设计技术发展到今天，将面临一次更大意义的突破，即FPGA/CPLD（现场可编程门阵列/复杂可编程逻辑器件）在EDA基础上的广泛应用 。 FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已经发展到现在的几百万门。CPLD是由PAL（可编程阵列逻辑）或GAL（通用阵列逻辑）发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑；但功耗比较大。FPGA是由掩膜可编程门阵列（MPGA）和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元构成阵列，又由可编程单元围绕阵列构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。 CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种：基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。基于EPROM存储器技术的可编程和用下载电缆编程。基于SRAM技术的器件编程数据存储于期间的RAM区中，使得具有用户设计的功能。在系统不加电时，编程数据存储在EPROM、硬盘、或软盘中。系统加电时将这些编程数据及时写入可编程器件，从而实现板级或系统级的动态配置。2.2.2 基于EDA工具的FPGA/CPLD开发流程FPGA/CPLD的开发流程：设计开始首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本方式（如VHDL，Verilog-HDL）或图形方式（原理图、状态图）表达出来。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。如果编译后形成的文件是标准VHDL文件，在综合前即可以对所描述的内容进行仿真，称为行为仿真。即将设计源程序直接送至VHDL仿真器中仿真。因为此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。在仿真中，可以充分发挥VHDL中适用于仿真控制的语句，对于大型电路系统的设计，这一仿真过程是十分必要的，但一般情况下，可以略去这一步骤。设计的第三步骤是综合，将软件设计与硬件的可实现性挂钩，这是将软件转化为硬件电路的关键步骤。综合器对源文件的综合是针对某一FPGA/CPLD供应商的产品系列的，因此，综合后的结果具有硬件可实现性。在综合后，HDL综合器一般可生成EDIF，XNF或VHDL等格式的网表文件，它们从门级描述了最基本的门电路结构。综合通过后必须利用FPGA/CPLD布局、布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布局布线。适配完成后，EDA软件将产生针对此项设计的多项结果：适配报告；时序仿真用网表文件；下载文件；适配错误报告等。将适配器产生的配置/下载文件通过FPGA/CPLD编程器或下载电缆载入目标芯片FPGA或CPLD中，然后进入最后一个步骤：硬件仿真或测试，以便在更真实的环境中检验设计的运行情况。这里所谓的硬件仿真，是针对ASIC设计而言的。在ASIC设计中，比较常用的方法是利用FPGA对系统的设计进行功能检测，通过后再将其VHDL设计以ASIC形式实现；而硬件测试则是针对FPGA或CPLD直接用于电路系统的检测而言的。2.2.3 用FPGA/CPLD开发的优缺点基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上解决MCU所遇到的问题。与MCU相比，FPGA/CPLD的优势是多方面的和根本性的，如编程方式简便、先进、高速、高可靠性，开发工具和设计语言的标准化，开发周期短，功能强大，应用广阔等，使FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯核产业的崛起，正越来越受到业内人士的密切关注。FPGA/CPLD设计方法也有其局限性，如FPGA/CPLD设计软件一般需要对电路进行逻辑综合优化，已得到易于实现的结果，这使得最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式在FPGA/CPLD设计方法中并不适用。这就要求设计人员更加了解FPGA/CPLD设计软件的特点，才能得到优化的设计。同时FPGA/CPLD的容量I/O数目都是有限的，因此，一个较大的电路必须经过逻辑划分才能用多个FPGA/CPLD芯片实现。早期的FPGA芯片不能实现存储器、模拟电路等一些特殊形式的电路。最新的一些FPGA产品集成了通用的RAM结构。但这种结构要么利用率不高，要么不完成符合设计者的需要。总之，多方面的缺点来自于FPGA本身的结构局限性，短期内很难得到很好的解决。2.3 FPGA设计流程文本编辑器（HDL源程序）对于目标器件为FPGA和CPLD的HDL设计，其工程设计的流程如图2-2所示。现具体说明如下。HDL源程序HDL仿真器（行为仿真，功能仿真，时序仿真）HDL综合器逻辑综合，优化网表文件FPGA布线/适配器自动优化，布局，布线/适配熔丝图，SRAM文件，HDL网表编程器下载电缆编程，下载功能仿真时序仿真测试电路硬件测试图2-2 EDA设计流程1、文本编辑用任何文本编辑器都可以进行，通常VHDL文件保存为vhd文件，Verilog文件保存为v文件。2、使用编译工具编译源文件HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。3、逻辑综合将源文件调入逻辑综合软件进行综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。但是此时还没有在芯片中形成真正的电路。这一步的最终目的是生成门电路级的网表。4、布局、布线将第3步生成的网表文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLD/FPGA内。这一步的目的是生成用于下载的编程文件。在这一步，将用到第3步生成的网表，并根据CPLD/FPGA厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息到你的设计项目中去，以便于你做后仿真。5、后仿真利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫布局布线仿真或时序仿真）。这一步主要是为了确定你的设计在布局布线之后，是不是还满足你的设计要求。6、编程，下载如果前几步都没有发生错误，并且符合设计要求，这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中。七、硬件测试硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况，特别是对于HDL程序设计上不是十分规范，语义上含有一定歧义的程序。2.4 VHDL语言VHDL是超高速集成电路硬件描述语言的英文字头缩写简称。它是美国防开发的一种快速设计电路的工具，目前已经成为IEEE的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此，设计者可以不必了解硬件结构。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体分成外部和内部。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的：（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。( 3 ) VHDL语句的行为描述能力和程序结构决定了其他具有支持大规模设计的分解和已有设计的分设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代表组共同并行工作才能实现。( 4 ) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的吧VHDL描述设计转变成门级网表。( 5 ) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标期间是什么，而进行独立的设计。VHDL语言在硬件设计领域的作用将与C和C+在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级比较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度。2.5 VHDL的特点VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分得概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点