计算机组成原理复习题.doc

完整word)计算机组成原理复习题
第二章
设ｘ＝2010×0.11011011, ｙ＝2100×（－0.10101100),求ｘ＋ｙ。
［解:]
　　为了便于直观理解,假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位,则它们的浮点表示分别为
[ｘ]浮＝00 010,　　0.11011011
［ｙ]浮＝00 100,　　1.01010100
〈1〉 求阶差并对阶
　　　　　　　△E＝Eｘ－Eｙ＝[Eｘ]补＋[－Eｙ]补＝00 010＋11 100＝11 110
即△E为－2，ｘ的阶码小,应使Mｘ右移两位,Eｘ加2,
　　　　　　　　 ［ｘ］浮＝00 100，0。00110110（11)
其中(11）表示Mｘ右移2位后移出的最低两位数。
<2〉 尾数求和
　　　　　　　　　　　　　　0. 0 0 1 1 0 1 1 0 (11）
　　　　　　　　　　　　＋　1. 0 1 0 1 0 1 0 0
　　　　　　　　　　　────────────────
　　　　　　　　　　　　　1. 1 0 0 0 1 0 1 0 (11)
<3〉规格化处理
尾数运算结果的符号位与最高数值位同值，应执行左规处理,结果为1.00010101（10）,阶码为 00 011。
<4〉舍入处理 采用0舍1入法处理，则有
　　　　　　　　　　　　　　1 0 0 0 1 0 1 0 1
　　　　　　　　　　＋　　　　　　　　　 1
　　　　　　　　　────────────────
　　　　　　　　　　　　　　1. 0 0 0 1 0 1 1 0
〈5>判溢出
阶码符号位为00，不溢出,故得最终结果为
　　　　　　　　　　　ｘ＋ｙ＝2011×（－0.11101010）

第三章 存储器
1、课本作业：P101：3，4题
2。、已知cache / 主存系统效率为85％ ,平均访问时间为60ns,cache 比主存快4倍,求主存储器周期是多少?cache命中率是多少?
解：因为：ta = tc / e 所以 ：tc ta×e = 60×0.85 = 510ns （cache存取周期)
tm = tc×r =510 ×4 = 204ns （主存存取周期)
因为：e = 1 / ［r + （1 – r ）H］
所以: H = 2.4 / 2.55 = 0.94

3、SRAM芯片有17位地址线和4位数据线。用这种芯片位32位字长的处理器构成1M×32位的存储器，并采用模块板结构。问(1）若每个模块板为256K×32位，需要几块板？(2)每块板内共需多少片这样的芯片。（3）整个存储器需用多少这样的芯片。（4）哪些地址线作为片选信号线.

第四章 指令系统
1、指令格式如下所示，其中OP 为操作码，试分析指令格式特点。
18 12 10 9 5 4 0
OP
———
源寄存器
目标寄存器
解：
（1） 单字长二地址指令。
（2） 操作码字段OP可以指定27=128条指令。
（3） 源寄存器和目标寄存器都是通用寄存器（可分别指定32个),所以是RR型指令，两个操作数均存在寄存器中。
（4） 这种指令结构常用于算术逻辑类指令。

2、指令格式如下所示，OP为操作码字段，试分析指令格式的特点。
15 10 7 4 3 0
OP X 源寄存器 基值寄存器

位移量（16位）

解:（1)双字长二地址指令，用于访问存储器.
（2）操作码字段OP为6位，可以指定26 = 64种操作。
（3)一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器
和位移量决定)，所以是RS型指令.
(4）X两位，说明有4种寻址方式

第五章
1。某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR,主存地址寄存器MAR，指令寄存器IR,通用寄存器R0——R3 ,暂存器C和D。
（1） 请将各逻辑部件组成一个数据通路,并标明数据流向。
（2） 画出“ADD R1，（R2)+ ”指令的指令周期流程图,指令功能是 （R1）+（（R2））→R1。
移位器
MDR
R0
IR

R1
PC
M
M

R2
C
ALU

MAR
R3
D

图B6.2

解:（1)各功能部件联结成如图所示数据通路：

移位器
MDR
R0
IR

R1
PC

M
R2
C
ALU +1
MAR
R3
D

图 B 6.4

（PC）→ MAR
（2）此指令为RS型指令,一个操作数在R1中，另一个操作数在R2为地址的内存单元中,相加结果放在R1中. 送当前指令地址到MAR

M→MDR→IR，（PC）+ 1
取当前指令到IR，
PC + 1，为取下条指令做好准备
译码

（R1）→C
①
（R2）→MAR
②
M→MDR→D
③
（C）+（D）→R1

④

图 B 6。5
（说明)：①:取R1操作数→C暂存器.②：送地址到MAR。③:取出内存单元中的操作数→D暂存器。④：相加后将和数→R1。

2、CPU结构如图B9.1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。

图B9。1
（1） a为数据缓冲寄存器 DR ,b为指令寄存器 IR ,c为主存地址寄存器，d为程序计数器PC。
主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
(3)存贮器读 ：M →DR →ALU →AC
存贮器写 :AC →DR →M

3、参见图B12。1的数据通路，画出数据指令“STA，R1,（R2)”的指令周期流程图，含义是将寄存器R1的内容传送至（R2)位地址的贮存单元中。标出各微操作信号序列。

PC→AR
PCO ，G ,ARi

M→DR

R / W = 1 （读）

DR→IR
取指 DRO ,G ,IRi

译码

R2→AR
R2O ，G ，ARi
执
R1→DR
行
指 R1O , G ， DRi
令
DR→M
R / W = 0 （写）

图B12。3

第七章
1、已知某磁盘存储器转速为2400转/分，每个记录面道数为200道，平均查找时间为60ms，每道存储容量为96Kbit，求磁盘的存取时间与数据传播率。

解： 2400转 / 分 = 40转 / 秒
平均等待时间为：1 / 40 × 0。5 = 12。5(ms）
磁盘存取时间为：60 ms + 12。5ms = 72。5ms
数据传播率: Dr = r N , N = 96K bit , r = 40转 / 秒
Dr = r N = 40 × 96K = 3840K （bit/s）

2、一台活动头磁盘机的盘片组共有20个可用的盘面，每个盘面直径18英寸，可供记录部分宽5英寸，已知道密度为100道/英寸,位密度为1000位/英寸（最内道)，并假定各磁道记录的信息位数相同.问：（1）盘片组总容量是多少兆位？（2）若要求数据传输率为1MB/s，磁盘机转速每分钟应是多少转。
解: （1）每个磁道的位数Sn＝1000×2×（18/2－5）×3.14
总容量＝面数×磁道数×Sn＝20×(100×5)×Sn
(2)转速＝数据传输率/Sn＝1MB/Sn/60

第八章
1、参见图，这是一个二维中断系统,请问：
（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。
（2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1，IM2的状态又是什么?
（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽?如果不能，采取什么方法可达到目的？
（4） 若设备C一提出中断请求,CPU立即进行响应，如何调整才能满足此要求?

解：
（1） 在中断情况下,CPU的优先级最低。各设备优先级次序是：A-B-C—D-E—F-G—H-I-CPU
（2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011.
（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许)标志清“0”，它禁止设备发出中断请求。
（4） 要使C的中断请求及时得到响应，可将C从第二级取出,单独放在第三级上，使第三级的优先级最高,即令IM3=0即可 .

2、 用文字说明下图中断的过程。
B, C
A
中断
请求
主程序
A
B
C
D
中断服务程序
（ A、B、 C、 D 优先级按 降序 排列）
D
3、
6