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CPU制造是一项极为复杂过程，当今世上只有少数几家厂商含有研发和生产CPU能力。CPU发展史也能够看作是制作工艺发展史。几乎每一次制作工艺改善全部能为CPU发展带来最强大源动力，不管是Intel还是AMD，制作工艺全部是发展蓝图中重中之重。
1、CPU生产过程
要了解CPU生产工艺，我们需要先知道CPU是怎么被制造出来。让我们分多个步骤学习CPU生产过程。
（1） 硅提纯
生产CPU等芯片材料是半导体，现阶段关键材料是硅Si，这是一个非金属元素，从化学角度来看，因为它处于元素周期表中金属元素区和非金属元素区交界处，所以含有半导体性质，适合于制造多种微小晶体管，是现在最适宜于制造现代大规模集成电路材料之一。

在硅提纯过程中，原材料硅将被熔化，并放进一个巨大石英熔炉。这时向熔炉里放入一颗晶种，方便硅晶体围着这颗晶种生长，直到形成一个几近完美单晶硅。以往硅锭直径大全部是200毫米，而CPU厂商正在增加300毫米晶圆生产。
（2）切割晶圆
硅锭造出来了，并被整型成一个完美圆柱体，接下来将被切割成片状，称为晶圆。晶圆才被真正用于CPU制造。所谓“切割晶圆”也就是用机器从单晶硅棒上切割下一片事先确定规格硅晶片，并将其划分成多个细小区域，每个区域全部将成为一个CPU内核(Die)。通常来说，晶圆切得越薄，相同量硅材料能够制造CPU成品就越多。
（3）影印（Photolithography）
在经过热处理得到硅氧化物层上面涂敷一个光阻(Photoresist)物质，紫外线经过印制着CPU复杂电路结构图样模板照射硅基片，被紫外线照射地方光阻物质溶解。而为了避免让不需要被曝光区域也受到光干扰，必需制作遮罩来遮蔽这些区域。这是个相当复杂过程，每一个遮罩复杂程度得用10GB数据来描述。
（4）蚀刻(Etching)
这是CPU生产过程中关键操作，也是CPU工业中重头技术。蚀刻技术把对光应用推向了极限。蚀刻使用是波长很短紫外光并配合很大镜头。短波长光将透过这些石英遮罩孔照在光敏抗蚀膜上，使之曝光。接下来停止光照并移除遮罩，使用特定化学溶液清洗掉被曝光光敏抗蚀膜，和在下面紧贴着抗蚀膜一层硅。
然后，曝光硅将被原子轰击，使得暴露硅基片局部掺杂，从而改变这些区域导电状态，以制造出N井或P井，结合上面制造基片，CPU门电路就完成了。
（5）反复、分层
为加工新一层电路，再次生长硅氧化物，然后沉积一层多晶硅，涂敷光阻物质，反复影印、蚀刻过程，得到含多晶硅和硅氧化物沟槽结构。反复多遍，形成一个3D结构，这才是最终CPU关键。每几层中间全部要填上金属作为导体。IntelPentium 4处理器有7层，而AMDAthlon 64则达成了9层。层数决定于设计时CPU布局，和经过电流大小。
（6）封装
这时CPU是一块块晶圆，它还不能直接被用户使用，必需将它封入一个陶瓷或塑料封壳中，这么它就能够很轻易地装在一块电路板上了。封装结构各有不一样，但越高级CPU封装也越复杂，新封装往往能带来芯片电气性能和稳定性提升，并能间接地为主频提升提供坚实可靠基础。
（7）数次测试
测试是一个CPU制造关键步骤，也是一块CPU出厂前必需考验。这一步将测试晶圆电气性能，以检验是否出了什么差错，和这些差错出现在哪个步骤（假如可能话）。接下来，晶圆上每个CPU关键全部将被分开测试。

因为SRAM（静态随机存放器，CPU中缓存基础组成）结构复杂、密度高，所以缓存是CPU中轻易出问题部分，对缓存测试也是CPU测试中关键部分。
每块CPU将被进行完全测试，以检验其全部功效。一些CPU能够在较高频率下运行，所以被标上了较高频率；而有些CPU因为种种原因运行频率较低，所以被标上了较低频率。最终，部分CPU可能存在一些功效上缺点，假如问题出在缓存上，制造商仍然能够屏蔽掉它部分缓存，这意味着这块CPU仍然能够出售，只是它可能是Celeron等低端产品。
当CPU被放进包装盒之前，通常还要进行最终一次测试，以确保之前工作正确无误。依据前面确定最高运行频率和缓存不一样，它们被放进不一样包装，销往世界各地。
2、不停进步生产工艺
伴随生产工艺进步，CPU应该是越做越小？可为何现在CPU仿佛尺寸并没有降低多少，那么是什么原因呢实际上CPU厂商很期望把CPU集成度深入提升，一样也需要把CPU做得更小，不过因为现在生产工艺还达不到这个要求。
生产工艺这4个字到底包含些什么内容呢，这其中有多少高精尖技术汇聚，CPU生产厂商是怎样应正确呢？下文将依据上面CPU制造7个步骤展开叙述，让我们一起了解当今不停进步CPU生产工艺。
（1）晶圆尺寸
硅晶圆尺寸是在半导体生产过程中硅晶圆使用直径值。硅晶圆尺寸越大越好，因为这么每块晶圆能生产更多芯片。比如，一样使用0.13微米制程在200mm晶圆上能够生产大约179个处理器关键，而使用300mm晶圆能够制造大约427个处理器关键，300mm直径晶圆面积是200mm直径晶圆2.25倍，出产处理器个数却是后者2.385倍，而且300mm晶圆实际成本并不会比200mm晶圆来得高多少，所以这种成倍生产率提升显然是全部芯片生产商所喜爱。

然而，硅晶圆含有一个特征却限制了生产商随意增加硅晶圆尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越轻易出现坏点。所以从硅晶圆中心向外扩展，坏点数呈上升趋势，这么我们就无法随心所欲地增大晶圆尺寸。
总来说，一套特定硅晶圆生产设备所能生产硅晶圆尺寸是固定，假如对原设备进行改造来生产新尺寸硅晶圆话，花费资金是相当惊人，这些费用几乎能够建造一个新生产工厂。不过半导体生产商们也总是尽最大努力控制晶圆上坏点数量，生产更大尺寸晶圆，比如8086 CPU制造时最初所使用晶圆尺寸是50mm，生产Pentium 4时使用200mm硅晶圆，而Intel新一代Pentium 4 Prescott则使用300mm尺寸硅晶圆生产。300mm晶圆被关键使用在90纳米和65纳米芯片制造上。
（2）蚀刻尺寸
蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻一个最小尺寸，是CPU关键制造关键技术参数。在制造工艺相同时，晶体管越多处理器内核尺寸就越大，一块硅晶圆所能生产芯片数量就越少，每颗CPU成本就要随之提升。反之，假如更优异制造工艺，意味着所能蚀刻尺寸越小，一块晶圆所能生产芯片就越多，成本也就随之降低。比如8086蚀刻尺寸为3μm，Pentium蚀刻尺寸是080μm，而Pentium 4蚀刻尺寸目前是0.09μm（90纳米）。现在Intel300mm尺寸硅晶圆厂能够做到0.065μm（65纳米）蚀刻尺寸。
另外，每一款CPU在研发完成时其内核架构就已经固定了，后期并不能对关键逻辑再作过大修改。所以，伴随频率提升，它所产生热量也随之提升，而更优异蚀刻技术另一个关键优点就是能够减小晶体管间电阻，让CPU所需电压降低，从而使驱动它们所需要功率也大幅度减小。所以我们看到每一款新CPU关键，其电压较前一代产品全部有对应降低，又因为很多原因抵消，这种下降趋势并不显著。
我们前面提到了蚀刻这个过程是由光完成，所以用于蚀刻光波长就是该技术提升关键。现在在CPU制造中关键是采取2489埃和1930埃（1埃=0.1纳米）波长氪/氟紫外线，1930埃波长用在芯片关键点上，关键应用于0.18微米和0.13微米制程中，而现在Intel是最新90纳米制程则采取了波长更短1930埃氩/氟紫外线。
以上两点就是CPU制造工艺中两个原因决定，也是基础生产工艺。这里有些问题要说明一下。Intel是全球制造技术最优异且拥有工厂最多企业（Intel有10家以上工厂做CPU），它掌握技术也相当多，后面有具体叙述。AMD和Intel相比则是一家小企业，加上新工厂Fab36，它有3家左右CPU制造工厂。同时AMD没有能力自己研发很多新技术，它关键是经过战略合作关系获取技术
在0.25微米制程上，AMD和Intel在技术上处于同一水平，不过在向0.18微米转移时落在了后面。在感觉无法独自赶上Intel以后，AMD和摩托罗拉建立了战略合作伙伴关系。摩托罗拉拥有很多优异电子制造技术，用于Apple电脑PowerPC芯片HiPerMOS7(HiP7)就是她们完成；AMD在取得授权后一下子就拥有了很多新技术，其中部分技术甚至比Intel0.13微米技术还要好。现在AMD选择了IBM来共同开发65纳米和45纳米制造技术。它选择这些全部是相当有前景合作伙伴，尤其是IBM，一直作为业界技术领袖，它是第一个使用铜互连、第一个使用低K值介电物质、第一个使用SOI等技术企业。AMD取得大多数技术很优异，而且对生产设备要求不高，生产成本控制很低，这也是AMD优势。
图为AMD新工厂Fab36中采取APM 3.0 (Automated Precision Manufacturing)技术，可深入实现制造自动化，效率化。同时AMD还建造了自己无尘试验室。
（3）金属互连层
在前面第5节“反复、分层”中，我们知道了不一样CPU内部互连层数是不一样。这和厂商设计是相关，但它也能够间接说明CPU制造工艺水平。这种设计没有什么好说了，Intel在这方面已经落后了，当她们在0.13微米制程上使用6层技术时，其它厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Low k绝缘层铜连接时，AMD已经用上9层技术了。更多互连层能够在生产上亿个晶体管CPU(比如Prescott)时提供更高灵活性。
7层金属铜互连技术显微图片：

我们知道当晶体管尺寸不停减小而处理器上集成晶体管又越来越多时候，连接这些晶体管金属线路就愈加关键了。尤其是金属线路容量直接影响信息传送速度。在90纳米制程上，Intel推出了新绝缘含碳二氧化硅来替换氟化硅酸盐玻璃，并同时表示这能够增加18%内部互连效率。
3、CPU制造工艺前进方向
在现有常规工艺支撑下，CPU极难再向前发展，而且碰到越来越多障碍，接下来讨论CPU继续发展方向。
现在存在着两种泄漏电流：首先是门泄漏，这是电子一个自发运动，由负极硅底板经过管道流向正极门；其次是经过晶体管通道硅底板进行电子自发从负极流向正极运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”状态下，也会进行部分工作)。这二者全部需要提升门电压和驱动电流来进行赔偿。这种情况自然能量消耗和发烧量全部有负面影响。
现在让我们回顾一下场效应晶体管中一个部分——在门和通道之间绝缘二氧化硅(silicon dioxide)薄层。这个薄层作用就相当于一个电子屏障，用途也就是预防门泄漏。很显然，这个层越是厚，其阻止泄漏效果就越好。不过还要考虑它在通道中影响，假如我们想要缩短通道(也就是减小晶体管体积)，就必需降低这个层。在过去中，这个薄层厚度已经逐步达成整个通道长度1/45。现在，处理器厂商们正在做是使这个层越来越薄，而不顾随之增加门泄漏。不过这个方法也有它程度，Intel技术员说这个薄层最小厚度是2.3纳米，假如低于这个厚度，门泄漏将急剧增大。这也是摩尔本人提到“漏电率快速上升”而制约摩尔定律继续前进。
到现在为止，处理器厂商还没有对亚阈泄漏做什么工作，不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能两个关键参数，而亚阈泄漏对二者有不小影响。为了确保晶体管性能，厂商们不得不提升驱动电流来得到想要结果。这点在主板供电系统和电源规范中有显著表现，我们也能够了解为何越来越多供电和散热规范是Intel等CPU厂商提出。
（1）SOI技术
在全部处理方案中，SOI(Silicon on Insulator，绝缘层上覆硅)看上去最有前景。关键很其实现很简单：晶体管经过一个更厚绝缘层从硅晶元中分离出来。
这么做含有很多优点：首先，这么在晶体管通道中就不会再有不受控制电子运动，也就不会对晶体管电子特征有什么影响；其次，在将阈值电压加载到门电路上后，驱动电流出现前通道电离时间间隔也减小了，也就是说，晶体管“开”和“关”状态切换性能提升了，这可是晶体管性能第二大关键性能参数；同时在速度不变情况下，我们能够也能够降低阈值电压，或是同时提升性能和降低电压。
举个例子来说，假如阈值电压保持不变，性能能够提升30%，那么假如我们将频率保持不变而将注意力集中在节能性上，那么我们也能够节省大约50%能耗。另外，在晶体管本身能够处理多种错误时(比如空间例子进入通道进行电离)，通道特征也变得轻易估计了。而SOI不足在于必需减小晶体管漏极/源区域深度，而这将造成晶体管阻抗升高。同时，SOI技术也意味着晶体管成本提升了10%。
（2）Low K互连层技术
相关功耗和漏电问题，还有一个大家耳熟能详技术就是Low K互连层。
在集成电路工艺中，有着极好热稳定性、抗湿性二氧化硅一直是金属互联线路间使用关键绝缘材料。伴随互联中导线电阻（R）和电容C）所产生寄生效应越来越显著，低介电常数材料替换传统绝缘材料二氧化硅也就成为集成电路工艺发展又一肯定选择。
这里“K”就是介电常数，Low K就是低介电常数材料。Low K技术最初由IBM开发，当初产业大背景是——伴随电路板蚀刻精度越来越高，芯片上集成电路越来越多，信号干扰也就越来越强，所以IBM致力于开发、发展一个新多晶硅材料。IBM声称，Low K材料帮助处理了芯片中信号干扰问题。而Intel目标是使用低介电常数材料来制作处理器导线间绝缘体。这种Low K材料能够很好地降低线路间串扰，从而降低处理器功耗，提升处理器高频稳定性。
下表为多个材料相对介电常数：
材料/比较项目 Low k SiO2+CVD * SiO2 High k
相对介电常数 2.50 3.80 4.50 25.00
* SiO2 +CVD 代表等离子CVD方法制造材料
在技术应用中，Low K材料最先出现在ATi9600XT中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层CPU，同时使用了Carbon-Doped Oxide（CDO）(最新低介电常数CDO绝缘体)绝缘体材料，降低了线到线之间电容，许可提升芯片中信号速度和降低功耗。
Low K现在最大缺点是实际应用效果不显著，需要新材料介入，比如从有机材料领域寻求发展。Low K材料开发速度能够说是空前迅猛，前景光明，不过还是需要注意部分老问题，比如工艺不成熟、铜互连技术缺点还有良品率问题等。另外现在Low K材料可靠性还不高，不很耐高温而且比较脆弱，nVidia就已经指出Low K材料易碎性。
（3）应变硅技术
晶体管结构也将有所改变。不过不是在数量上，通道长度将从60nm下降到50nm，而其它东西则保持不变。实际上其它东西全部是由通道长度决定，不管是晶体管速度还是大小。为了确保有利原因发挥同时减小负面原因，Intel会在应变硅(Strained silicon)和新型铜和含碳二氧化硅互连低温介电体上使用开始使用90纳米技术。这个氧化物薄层很薄，仅有1.2纳米厚，完全符合上面提到厚度为通道长度1/45，却超出了Intel自己宣称2.3纳米极限值。
应变硅使用目标和二氧化硅层相反，它是作为电子屏蔽出现，在其下通道则是电子由发射端到接收端路径，电流越高，电子运动就越轻易，速度也越快。通道通常是用硅制成，不过在使用应变硅以后，就需要将原子拉长，那么电子在经过稀疏原子格时碰到阻抗就大大下降。Intel宣称只需将硅原子拉长1%，就能够提升10-20%电流速度，而成本只增加了2%。
（4）Terahertz晶体管和High K & DST
在未来Intel会怎样继续发展下去呢？首先，她们一定会榨干硅晶体管最终一分“油水”，将其称作Terahertz晶体管(Terahertz就是1THz，也就是1000GHz)。现在Intel已经做出了15纳米晶体管样品，很显然这种晶体管将带来巨大功耗、发烧量和电流泄漏，假如没有什么技术改善就毫无实用价值。
做出Terahertz晶体管首先需要使用不一样原料，因为她们决定了晶体管基础特征。二氧化硅作为门和通道之间绝缘层已经不适合，而需要用到Intel称为高K门电介质(High K gate Dielectric)材料，Intel宣告已经完成了对High-K金属门电路晶体管技术研发。这种材料对电子泄漏阻隔效果是二氧化硅10000倍。这项技术也通常被简写为“High K”技术，我们有必需做简单了解。High K全称应该是High K金属门电路晶体管技术，它是由Intel负责研发下一代CMOS晶体管门电路部分。它采取高介电常数材料，以达成更高单个晶体管容量。容量大则意味着转换周期短，这意味着晶体管速度将愈加快，同时功耗比传统CMOS晶体管降低很多，Intel说100倍不会是夸张，在现有工艺水平前提下功率可能只会有20-80倍降低，不过在45nm技术利用后，100倍以上决对有可能！这意味着采取High-K材料晶体管处理器，在发烧量方面将有很大优势。
第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor，DST)技术，实际上就是SOI技术变形。Intel一直对SOI技术抱着怀疑态度，假如没有什么关键理由她们是不会使用这项技术。Intel认为使用完全耗尽通道没有任何好处，这个通道会变得很小，大约10纳米左右，这是极难制造，同时也因为发射端和接收端距离减小急剧提升了外接晶体管阻抗。
所以DST技术就被推出了，相比SOI技术其做了部分改动来消除它关键缺点，通道很短，同时也做了完全贫化处理。在一定控制下驱动电流能够立即在门(晶体管门)经过，并不会电离在绝缘层下通道任何部分。另外，这么也能够表现出虚拟通道增加效果，从而表现出浮点晶体管特征。
不过这只相当于在一个通常SOI晶体管上使用了完全耗尽通道，关键问题仍然是外接晶体管陡然增加阻抗上。所以，Intel不会让通道长度影响到DST晶体管上漏极和接收端长度。Intel经过降低关状态电压有效将产品工作电压降到了1.0V以下，并表示能够在达成0.6V。
上面技术两项技术，（High k）高k门电介质和（DST）耗尽型衬底晶体管就是为了适应IntelTerahertz晶体管而开发，Intel宣称其能够做出32纳米晶体管(15nm通道长度)，0.75V电压和1THz运行频率。
（5）来自AMD努力
AMD也在HiP8中使用SOI技术，而不像Intel那样只准备用在1000Ghz晶体管上。从理论上来讲，这么做同时也会伴伴随晶体管外部阻抗上升到一个现在无法接收程度。不过AMD已经做好准备，我们很快就讲见到愈加快频率晶体管。从以往经验我们能够知道，新晶体管将使得性能增加20%，同时还将降低泄漏电流和门极宽度。
AMD也在计划着未来，她们计划用高K值金属硅酸盐(metal-silicate)绝缘材料替换现在二氧化硅，这么将使得泄漏电流下降100倍，而不像Intel说能够达成10000倍。
同时，AMD还计划使用SiGe(锗化硅)来替换纯粹硅作为驱动电流通道，和Intel在90纳米制程上采取应变硅有些类似。不过下面这个物理现象将不能忽略：硅晶格会依据下面元素晶格调整自己(在这里就是锗了)，并将延展部分。依据IBM说法，这么潜在阻抗将会比一般硅下降70%，而晶体管性能将提升35%。