pfga原理与应用课程设计数字基带信号传输码型发生器设计.doc

武汉理工大学FPGA原理与应用课程设计课程设计任务书学生姓名： 专业班级： 通信1303 指导教师： 工作单位： 信息工程学院 题 目: 数字基带信号传输码型发生器设计初始条件： FPGA芯片（型号不限），ISE仿真软件。 要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）要求每位选课同学提交一篇关于FPGA的应用设计报告，选择的FPGA芯片不限，选用的仿真工具不限。格式要求按照课程设计报告的标准格式完成，包括：常见的几种基带码 ：1.单极性非归零码2.双极性非归零码3.单极性归零码4.双极性归零码5.差分码6.交替极性码7.分相码8.编码信号反转码指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日 摘 要数字通信是信息经编码变换处理后，以数字信号在信道上传输的，较之于模拟通信有很大的优点。数字通信有基带传输和频带传输两种方式，而基带传输系统在数字通信中有重要的代表性。在实际的基带传输系统中，并不是所有类型的基带电波形都能在信道中传输，因此，基带传输的传输码型变换是传输过程的重要环节，因此对于传输码型的设计有一定的要求。了解常用码型及存在的误码原因，对传输码型进行初步的研究。本文主要设计一个基于FPGA 的数字基带信号发生器，首先简要介绍了单极性非归零码、双极性非归零码、单极性归零码、双极性归零码、差分码、交替极性码、分相码、传号反转码等基带码的基本特点，然后根据码型转换原理设计发生器模块。由于EDA 技术可以简化电路，集成多块芯片，减小电路体积，所以程序采用VHDL 进行描述，并用ISE 软件仿真实现所有功能，最后将功能集成到FPGA 上，并设计电路，产生的基带码稳定、可靠，可满足不同数字基带系统传输需要。关键词：数字通信，基带传输，EDA，VHDL，FPGA AbstractDigital communication is information after processing, transform coding, to digital signal transmission in the channel. Compared with analog communication has great advantages. Digital communication baseband transmission and the transmission frequency band in two ways, and baseband transmission system in digital communication have an important representative. In the actual baseband transmission system, and not all types of baseband wave form can transmit in the channel, therefore, baseband transmission of the transmission code transformation is an important link in the transmission process. Therefore, for the design of the transmission code has certain requirements. Understanding of the commonly used code type and the existence of the causes of the error, the transmission code type for a preliminary study. In this paper, the design of a baseband digital signal generator with FPGA based on. Firstly, this paper introduces the unipolar NRZ, bipolar non return to zero (NRZ), unipolar return to zero (NRZ), bipolar return zero code, differential code, alternating the characteristics of code, code phase, inversion codes baseband code, then according to the code conversion principle design generator module. The EDA technology can simplify the circuit, integrated chip, reducing the size of the circuit, so the program using VHDL description, and realized all the functions with the ISE software simulation, finally functions are integrated into the FPGA, and circuit design of baseband code stable, reliable, satisfy different digital baseband transmission system is required.Keywords: digital communication, baseband transmission, EDA, VHDL, FPGA目录摘 要IAbstractII1前言12 数字基带信号22.1 数字基带信号的码型设计原则32.2 非归零码(NRZ 码)42.2.1 单极性42.2.2 双极性42.3 归零码(RZ 码)42.3.1 单极性52.3.2 双极性52.4 差分码52.5 交替极性码(AMI 码)62.6 分相码(曼彻斯特码)72.7 传号反转码(CMI 码)73 EDA概述83.1 VHDL93.2 FPGA94 基带码发生器的设计原理104.1 基带码发生器的原理框图104.2 码型转换原理125软件设计与仿真145.1 VHDL程序设计145.2 软件仿真及结果分析195.2.1 器件仿真结果196 总结与体会247 致谢25III1前言按传输信号是模拟信号还是数字信号，分为模拟通信系统和数字通信系统；按传输信号是基带信号还是频带信号，分为基带通信系统和频带(调制)通信系统；如果传输的是数字信号,同时也是基带信号,则称这种系统为“数字基带通信系统”。实际的例子有：USB通信、RS232串口通信、局域网通信等等，主要用于近距离有线通信1。在研究基带传输的同时，对传输码型的研究也是必不可少的。常用的传输码有单极性非归零码、双极性非归零码、单极性归零码、双极性归零码、差分码、数字双相码、传号反转编码（CMI码）、密勒码、传号交替反转码、三阶高密度双极性码等。在传输过程中码型变换时，易产生误码现象，导致信号输出错误。因此对码型的研究更显得尤为重要。数字传输系统中，传输对象通常是二元数字信息，而设计数字传输系统的基本考虑是选择一组有限的离散的波形来表示数字信息。这些取值离散的波形可以是未经调制的电信号，也可以是调制后的信号。未经调制的数字信号所占据的频谱是从零域或很低频率开始，称为数字基带信号。不经载波调制而直接传输数字基带信号的系统，称为数字基带传输系统。数字基带传输系统方框图如图1-1所示。抽样判决器同步提取信道信号形成器信道接受滤波器基带脉冲输入 输出 噪声 图1-1 数字基带传输系统方框图脉冲形成器：由于传输系统输入端通常是码元速率Rb码元宽度Tb的二进制脉序列(dk)，由于这种单极性码含有直流和低频成分，而一般有线信道低频特性比较差，很难传输零频率附近的分量，因而单极性码不太适合在信道中直接传输，需用脉冲形成器形成适合于信道传输中的各种码型，如双极性码。发送滤波器：脉冲形成器输出的码型是以矩形脉冲为基础的，这种码型占有频带宽(含高频分量)，为了更适合信道传输等要求，用传输函数HT(w)的发送滤波器使之变成平滑的波形。信道：信道是允许基带信号通过的介质，通常为有线信道， 如市话电缆、架空明线等。接收滤波器：传输函数为HR(w)接收滤波器的主要作用是滤除带外噪声，均衡信道特性，使输出的基带波形有利于采样判决。抽样判决器和码元再生器：抽样判决器是在传输特性不理想及噪声背景下，在规定时刻（由位定时脉冲控制）对接收滤波器的输出波形进行抽样判决，然后由码元再生电路实现码型反变换，以恢复或再生基带信号。定时脉冲和同步提取电路：抽样判决器在信道特性不理想及有噪声干扰的情况下，正确恢复出原来的基带信号，须同步提取电路完成从接收滤波器的输出信号中提取定时脉冲，从而保证收发两端的码元一一对应实现同步1。目前，虽然数字基带传输的应用不是很广泛，但对于基带传输系统的研究仍然十分有意义，主要是因为： 1、在利用对称电缆构成的近程数据通信系统中广泛采用了这种传输方式； 2、随着数字通信技术的发展，基带传输方式也有迅速发展的趋势； 3、基带传输中包含带通传输的许多基本问题； 4、任何一个采用线性调制的带通传输系统，可以等效为一个基带传输系统。2 数字基带信号基带传输是最基本的数据传输方式，即按数据波的原样，不包含任何调制，在数字通信的信道上直接传送数据。基带传输不适于传输语言、图像等信息。目前大部分微机局域网，包括控制局域网，都是采用基带传输方式的基带网。基带网的特点是：信号按位流形式传输，整个系统不用调制解调器，降低了价格；传输介质较宽带网便宜；可以达到较高的数据传输速率（目前一般为10100Mb/s），但其传输距离一般不超过25km，传输距离越长，质量越低；基带网中线路工作方式只能为半双工方式或单工方式。基带系统的工作原理：信源是不经过调制解调的数字基带信号，信源在发送端经过发送滤波器形成适合信道传输的码型，经过含有加性噪声的有线信道后，在接收端通过接收滤波器的滤波去噪，由抽样判决器进一步去噪恢复基带信号，从而完成基带信号的传输。基带传输时，通常对数字信号进行一定的编码，数据编码常用3种方法：非归零码NRZ、曼彻斯特编码和差动曼彻斯特编码。后两种编码不含直流分量，包含时钟脉冲，便于双方自同步，因此，得到了广泛的应用。数字基带信号， 是信源发出的、未经调制或频谱变换、直接在有效频带与信号频谱相对应的信道上传输的数字信号，是消息代码的电波形，是用不同的电平或脉冲来表示相应的消息代码。数字基带信号的类型很多，常见的有矩形脉冲，三角波、高斯脉冲和升余弦脉冲等。最常用的是矩形脉冲，因为矩形脉冲易于形成和变换。数字基带信号是数字信息的一种表现形式，被用于数字基带传输系统。可以用不同电压或电流的代码来表示基带码。不同形式的基带码具有不同的频谱结构，合理地设计基带码是基带传输首先要考虑的问题。2.1 数字基带信号的码型设计原则（1）传输码型的功率谱中应不含直流分量，同时低频分量要尽量少:满足这种要求的原因是PCM端机、再生中继器与电缆线路相互连接时，需要安装变量器，以便实现远端供电（因设置无人站）以及平衡电路与不平衡电路的连接。（2）传输码型的功率谱中高频分量应尽量少:这是因为一条电缆中包含有许多线对，线对间由于电磁感应会引起串音，且这种串音随频率的升高而加剧。（3）便于定时时钟的提取:传输码型功率谱中应含有定时钟信息，以便再生中继器或接收端能提取必需的定时钟信息。（4）传输码型应具有一定的检测误码能力:数字信号在信道中传输时，由于各种因素的影响，有可能产生误码，若传输码型有一定的规律性，那么就可根据这一规律性来检测是否有误码，即做到自动监测，以保证传输质量。（5）对信源统计依赖性最小:信道上传输的基带传输码型应具有对信源统计依赖最小的特性，即对信源经信源编码后，直接转换的数字信号的类型不应有任何限制（例如“1”和“0”出现的概率及连“0”多少等）。（6）要求码型变换设备简单、易于实现；由信息源直接转换的数字信号不适合于直接在电缆信道中传输，需经码型变换设备转换成适合于传输的码型，要求码型变换设备要简单、易于实现5。2.2 非归零码(NRZ 码)非归零码分为两种，即单极性和双极性。2.2.1 单极性常记作NRZ。在二元码中用高电平A和低电平(常为零电平)分别表示二进制信息“1”和“0”，在整个码元期间电平保持不变。特点：有直流分量连“0”或连“1”时不能直接提取位同步信息在信道上占用频带较窄发送能量大，利于提高收端信噪比对信道特性变化比较敏感 图2-1 单极性非归零码2.2.2 双极性在二元码中用正电平和负电平分别表示“1”和“0”。整个码元期间电平保持不变。在这种码型中不存在零电平。特点：（1）当“1”和“0”数目各占一半时无直流分量， 但当“1”和“0”出现概率不相等时，仍有直流成份。（2）可在电缆等无接地线上传输。（4）连“0”或连“1”时仍不能直接提取位同步信息。（4）对信道特性变化不敏感。图2-2 双极性非归零码2.3 归零码(RZ 码) 归零码也分为两种，即单极性和双极性。2.3.1 单极性与单极性非归零码不同，发送“1”时在整个码元期间高电平只持续一段时间，在码元的其余时间内则返回到零电平，即此方式中，在传送“1”码时发送一个宽度小于码元持续时间的归零脉冲；传送“0”码时不发送脉冲。其特征是所用脉冲宽度比码元宽度窄。主要优点是可以直接提取同步信号。单极性归零码脉冲间隔明显，有利于减小码元间的波形干扰和提取同步时钟信息，但由于脉宽窄，码元能量小，匹配接收时的输出信噪比要比NRZ 码低。 图2-3 单极性归零码2.3.2 双极性 这种传输码与单极性归零码相似，都是脉冲的持续时间小于码元宽度，并且都是在码元时间内回到零值。与单极性归零码不同的是，“1”码与“0”码分别是用正、负两种电平来表示。由于相邻脉冲之间必有零电平区域存在，因此，在接收端根据接收波形归于零电平便知道1b 的信息已接收完毕，以便准备下一比特信息的接收。正负脉冲的前沿起了启动信号的作用，后沿起了终止信号的作用，有利于接收端提取定时信号。因此可以保持正确的比特同步，即收发之间无需特别定时，且各符号独立地构成起止方式。此方式也叫做自同步方式。5 图2-4 双极性归零码2.4 差分码 差分码利用前后码元电平的相对极性变化来传送信息，又称为相对码。这种传输码不是用脉冲本身的电平高低来表示二进制代码的“1”码与“0”码，而是用脉冲波的电平变化来表示码元的取值，即当码元的取值为“1”时，脉冲波的电平变化一次；而当码元的取值为“0”时，脉冲波的电平不变。6这种方式的特点是，即使接收端收到的码元极性与发送端的完全相反，也能正确进行判决。采用这种波形传送二进制代码时，可以消除设备初态的影响，尤其对于调相系统来说，可以有效地消除解调时相位模糊的问题。10 图2-5 差分码2.5 交替极性码(AMI 码)AMI 码名称较多，如双极方式码、平衡对称码、传号交替反转码等。他是CCITT 建议作为基带传输系统中的传输码型之一。编码规则是，二进制代码中的“1”码由正、负极性交替的脉冲表示，其脉宽等于码元周期的一半；二进制代码中的“0”码由零电平表示。此方式是单极性方式的变形，即把单极性方式中的“0”码与零电平对应，而“1”码发送极性交替的正、负电平。这种码型实际上把二进制脉冲序列变成为三电平的符号序列(故叫伪三元信号)，其优点如下：在“1”、“0”码不等概条件下也无直流成分，且零频附近低频分量小，因此对具有变压器或其他交流耦合的传输信道来说，不易受到隔直特性的影响；若接收端收到的码元极性与发送端完全相反也能正确判决；只要进行全波整流就可以变为单极性码，如果交替极性码是归零的，变为单极性归零码后就可以提取同步信号。由于这些优点，因此他是最常用的码型之一。但当传输信息中存在长连“0”码的情况时，这种传输码将会由于长时间不出现电平跳变，从而给接收端在提取定时信号时带来困难。AMI 码在连“0”码过多时提取定时信号有困难。7这是因为在连“0”码时AMI 输出均为零电平，连“0”码这段时间内无法提取同步信号，而前面非连“0”码时提取的位同步信号又不能保持足够的时间。这是这种传输码的不足之处。 图2-6 交替极性码2.6 分相码(曼彻斯特码) 这种码型的特点是每个码元用两个连续极性相反的脉冲表示。如“1”码用正、负脉冲表示，“0”码用负、正脉冲表示。这种码型不论信号的统计关系如何，均完全消除了直流分量，且有较尖锐的频谱特性。同时这种码在连“1”和连“0”的情况下都能显示码元间隔，这有利于接收端提取码同步信号。该码在本地局域网中常被使用。 图2-7 分相码2.7 传号反转码(CMI 码) 传号反转码(CMI 码)是由CCITT 建议、适合于光信道传输的码型之一。他的基本设想是将原来二进制代码序列中的一位码变为两位码，以增加信号的富裕度。CMI 码是一种二元码。其具体的编码规则是：二进制代码中的“1”码交替地用“11”和“00”表示；“0”码则固定地用“01”表示。CMI 码的特点是电平随二进制数码依次跳变，因而便于恢复定时信号，尤其当用负跳变直接提取定时信号时，不会产生相位不确定问题，具有检测错误的能力。8因为在这种传输码中，只有“00”、“11”、“01”这3 种码组，而没有“10”这一码组。因此，接收端可根据这一特性对接收码进行检错。该码已被CCITT 推荐为PCM(脉冲编码调制)4次群的接口码型。在光缆传输系统中有时也用做线路传输码型。图2-8 传号反转码3 EDA概述20 世纪90 年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA 技术的迅速发展。EDA 是电子设计自动化（Electronic Design Automation）的缩写，在20 世纪90 年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA 技术就是以计算机为工具，设计者在EDA 软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA 技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。3.1 VHDLVHDL 语言是美国国防部于20 世纪80 年代后期，出于军事工业的需要开发的。1984年VHDL 被IEEE 确定为标准化的硬件描述语言。1993 年IEEE 对VHDL 进行了修订，增加了部分新的VHDL 命令与属性，增强了对系统的描述能力，并公布了新版本的VHDL，即IEEE 标准的1076-1993 版本。VHDL 已经成为系统描述的国际公认标准，得到众多EDA 公司的支持，越来越多的硬件设计者使用VHDL 描述数字系统。VHDL 涵盖面广，抽象描述能力强，支持硬件的设计，验证，综合与测试。VHDL 能在多个级别上对同一逻辑功能进行描述如可以在寄存器级别上对电路的组成结构进行描述，也可以在行为描述级别上对电路的功能与性能进行描述。无论哪种级别的描述，都可以利用综合工具将描述转化为具体的硬件结构。VHDL 的基本结构包含有一个实体和一个结构体，而完整的VHDL 结构还包括配置程序包与库。9各种硬件描述语言中，VHDL 的抽象描述能力最强，因此运用VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法。VHDL 语言是一种高级描述语言， 适用于电路高级建模， 综合的效率和效果较好。Verilog-HDL 语言是一种低级的描述语言，适用于描述门级电路，容易控制电路资源，但其对系统的描述能力不如VHDL 语言。3.2 FPGA可编程逻辑器件(简称PLD)是一种由用户编程来实现某种逻辑功能的新型逻辑器件。它不仅速度快，集成度高，能够完成用户定义的逻辑功能外，还可以加密和重新定义编程，其允许编程次数可多达上万次。使用可编程逻辑器件可大大简化硬件系统，降低成本，提高系统的可靠性，灵活性。因此，自20 世纪70 年代问世以后，就受到广大工程人员的青睐，被广泛应用于工业控制，通信设备，智能仪表，计算机硬件和医疗电子仪器等多个领域。1目前，PLD 主要分为FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)两大类。FPGA 和CPLD 最明显的特点是高集成度，高速度和高可靠性。高速度表现在其时钟延时可小至纳秒级，结合并行工作方式，在超高速应用领域和实时测控方面有着非常广阔的应用前景;其高可靠性和高集成度表现在几乎可将整个系统集成于同一芯片中，实现所谓片上系统,从而大大缩小了系统体积，也易于管理和屏蔽。Altera 公司是世界上最大的可编程逻辑器件供应商之一。其主要产品MAX7000/9000，FLEX10K，APEX20K，ACEX1K，Stratix，Cyclone 等系列。Altera 公司在20 世纪90 年代以后发展很快，业界普遍认为其开发工具MAX+plus是最成功的EDA开发平台之一，Quartus是MAX+plus的升级版本。Xilinx 公司是FPGA 的发明者，其产品种类较全，主要有XC9500/4000，Spartan，Virtex，Coolrunner(XPLA3)等。Xilinx 公司是与Altera 公司齐名的可编程逻辑器件供应商，在欧洲用Xilinx 器件的人多，在日本和亚太地区用Altera 器件的人多，在美国则是平分秋色。全球PLD/FPGA 产品60%以上是由Altera 和Xilinx 提供的。可以讲，Altera 和Xilinx 共同决定了PLD 技术的发展方向。Lattice 公司是ISP(在系统可编程)技术的发明者，其主要产品ispL2000/5000/8000，MACH4/5，ispMACH4000 等。与Altera 公司和Xilinx 公司相比，Lattice 的开发工具略逊一筹，大规模PLD，FPGA 的竞争力也不够强，但其中小规模PLD 比较有特色。2Lattic e于1999 年推出可编程模拟器件，现已成为全球第三大可编程逻辑器件供应商。Actel 公司是反熔丝(一次性编程)PLD 的领导者。由于其PLD 具有抗辐射，耐高低温，功耗低和速度快等优良品质，在军工产品和宇航产品上有较大优势，而Altera 和Xilinx 公司则一般不涉足军品和宇航市场。34 基带码发生器的设计原理4.1 基带码发生器的原理框图双极性的码形需要数字部分和模拟电路来共同实现，对双极性的信号如双极性归零码、交替极性码码形输出时引入正负极性标志位，而对双极性非归零码和差分码码形输出时由低电平表示负极性。4基带码发生器的原理框图如图4-1 所示：图4-1 基带码发生器的原理框图 图4-2 基带码发生器外部接口引脚图Dat： 二进制数据输入端；Clk： 系统时钟输入端；Start：始能信号输入端；AMI（0）：交替极性码码形输出端；AMI（1）：正负极性标志位输出端；SRZ（0）：双极性信号码形输出端；SRZ（1）：正负极性标志位输出端；CFM：差分码码形输出端；CMI：编码信号反转码码形输出端；DRZ：单极性归零码码形输出端；FXM：分相码（曼彻斯特码）码形输出端；NRZ：单极性非归零码码形输出端；4.2 码型转换原理码型转换的原理如表一所示，其中高位为正负极性标志位，其中高电平表示负极性，低电平表示正极性。 表4-1 码型转换原理高电平低电平高位低位高位低位NRZ高电平低电平SRZ低电平高电平DRZSRZ低电平CMICFMNOT(SRZ)FXMSRZNOT(SRZ)AMINOT(CFM)CFM&SRZNOT(CFM)低电平CFMNOT(CFM)保持不变5软件设计与仿真首先由码型的编码原则实现VHDL 的编程，使用ISE 进行模拟仿真。5.1 VHDL程序设计程序如下：-文件名：HS_UJDM-功能：基于VHDL硬件描述语言，产生常用基带码-最后修改日期：1常用基带码发生器程序-文件名：HS_UJDM-功能：基于VHDL硬件描述语言，产生常用基带码-最后修改日期：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity HS_UJDM isPort (clk : in std_logic; -系统时钟 Start : in std_logic; -始能信号dat : in std_logic_vector(15 downto 0); -二进制数据输入端NRZ : out std_logic; -非归零信号输出端DRZ : out std_logic; -单极性归零信号输出端SRZ : out std_logic_vector(1 downto 0); -双极性归零信号输出端AMI : out std_logic_vector(1 downto 0); -交替极性信号输出端CFM : out std_logic; -差分信号输出端CMI : out std_logic; -编码信号反转码信号输出端FXM : out std_logic); -分相码（曼彻斯特码）信号输出端end HS_UJDM;architecture Behavioral of HS_UJDM isbeginprocess(clk,start)variable latch_dat : std_logic_vector(15 downto 0); -十六位二进制信号锁存器variable latch_sig : std_logic; -高位信号锁存器variable latch_cfm : std_logic; -差分码信号寄存器variable latch_cnt : std_logic; -基带码同步信号variable count_fri : integer range 0 to 8; -分频计数器（码宽定义）variable count_mov : integer range 0 to 16; -移位计数器beginif start=0 then latch_cnt:=0; -异步复位latch_cfm:=0; latch_sig:=0; count_fri:=7;count_mov:=16; -异步置位latch_dat:=0000000000000000;elsif rising_edge(clk) then count_fri:=count_fri+1; -分频计数器+1if count_fri=8 then count_fri:=0; -计数到8if count_mov16 then count_mov:=count_mov+1; -移位计数器+1 latch_sig:=latch_dat(15); -二进制码高位移入latch_sig中latch_dat:=latch_dat(14 downto 0)&0; -二进制数据向高位移动一位，低位补零 else latch_dat:=dat;count_mov:=0; -载入下一轮将发送的数据 latch_cfm:=0;latch_sig:=0;latch_cnt:=0; -寄存器复位end if;if latch_sig=1 then latch_cfm:=not(latch_cfm); -差分码信号寄存器中信号取反end if; end if;if count_fri4 then latch_cnt:=1; -基带码同步信号的占空比调节else latch_cnt:=0;end if; end if;-码形转换部分NRZ=latch_sig; -非归零码信号DRZ=latch_sig and latch_cnt; -单极性归零码信号SRZ(0)=latch_cnt; -双极性归零码信号SRZ(1)=not(latch_sig); -SRZ（1）=1表示负极性AMI(0)=latch_sig and latch_cnt; -极性交替码信号AMI(1)=not(latch_cfm); -AMI（1）=1表示负极性CFM=latch_cfm; -差分码信号FXM=latch_cnt xnor latch_sig; -分相码信号if latch_sig=1 then CMI=latch_cfm; -编码信号反转码else CMI=not(latch_cnt);end if;end process;end Behavioral;5.2 软件仿真及结果分析5.2.1 器件仿真结果 Dat： 二进制数据输入端；Clk： 系统时钟输入端；Start：始能信号输入端；AMI（0）：交替极性码码形输出端； 图5.1 RTL模型AMI（1）：正负极性标志位输出端；SRZ（0）：双极性信号码形输出端；SRZ（1）：正负极性标志位输出端；CFM：差分码码形输出端；CMI：编码信号反转码码形输出端；DRZ：单极性归零码码形输出端；FXM：分相码（曼彻斯特码）码形输出端；NRZ：单极性非归零码码形输出端；5.2.2 综合仿真图图5.2 综合仿真图5.2.2 波型仿真结果1）全零码仿真结果图5.3 全零码波型仿真结果如图所示当start到来一个高电平时，开始编码。在第一个同步信号到来时寄存器载入外部十六位数据，之后每来一个同步信号则将寄存器中最高位送出，码形转换器开始工作，将转换后的码形由相应的端口输出，与此同时十六位寄存器中的低十五位数据向高位移动一位并且低位补零。输入数据为全0码时，NRZ输出为全0码，DRZ输出为全0码， SRZ0 作为位同步信号，跳变一次为一个码元，SRZ1正负极性标志位输出端为全1码，1码对应SRZ1为0,0码对应SRZ1为1，AMI1作为正负极性标志位输出端，为全1码，AMI0作为交替极性码码形输出端，为全0码，CFM差分码码形输出端为全0码，CMI编码信号反转码码形输出端交替输出01码，验证了CMI码“0”码固定地用“01”表示，FXM：分相码（曼彻斯特码）码形输出01码，验证了曼彻斯特码的“0”码用负、正脉冲表示，全零码波型仿真结果符合各种码的编码规则。2）全1码仿真结果图5.4 全1码波型仿真结果如图所示当start到来一个高电平时，开始编码。在第一个同步信号到来时寄存器载入外部十六位数据，之后每来一个同步信号则将寄存器中最高位送出，码形转换器开始工作