基于XilinxFPGA高速串行接口的设计和实现毕业设计方案.doc

基于Xilinx FPGA高速串行接口 设计与实现摘 要由于时钟抖动，扭曲，队列同步和串扰噪声和各种非抱负因素，进一步完善面临巨大挑战并行传播率。因而，串行传播，已成为高速数据传播系统在深亚微米重要选取。在串行传播系统为了实现高速信号传播，并可节约电能和减少成本，数据更倾向于使用低摆幅模式，LVDS和CML是低电压，小摆动，差分信号串行传播方式，因此它被广泛地应用于PCI。快递网络物理层和高速度SERDES电路。但这个原则LVDS传播率只能达到3Gbps，以实现独立设计以满足5Gbps规定及以上高速PCI。表达应用，本文研究了伪原则LVDS 121（PLVDS）和CML启动界面设计研究。基于传播信号理论，非抱负因素和传播线行为信号完整性分析；提出了考虑高速串行传播系统电路级和版图级设计；在PLVDS结束与CML收发器电路设计，并提出了改进方案。其中，无歪斜单端差挠度问题提高plvds收发电路，电路性能与加速管改进；电平转换电路信号迅速切换到低水平高水平，没有后续电路调节，因而，延时小；双共模反馈电流开关电路共模电平控制，另一种环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、减少码间干扰。用于CML收发器若干核心技术，有源负反馈技术和有源电感技术不但可以有效地扩大信号带宽，并且可以提高电路，电路性能，减少了电路功耗，减少了芯片面积；均衡技术是有效减少传播线效应符号间干扰所引起信号失真，提高信号质量。同步也采用三级构造樱桃。胡珀限幅放大器电路，均衡电路进一步放大到比较器输出低摆幅信号可以辨认电压幅值。在本文中，0.131cm CMOS技术实现两个PCI。表达物理层PLVD和CML高速串行数据传播接口基本上。仿真成果表白，两种接口电路传播速率高达5Gbps，完全符合PCI Express表达应用规定。主题词：PLVDS，CML，预加重，均衡，有源负反馈，电压比较器，失效保护Design and implementation of high-speed serial interface based on Xilinx FPGAAbstractDue to clock jitter，skew，queue synchronization and crosstalk noise and various non-ideal factors，parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in deep sub-micron main choice. In the serial transmission system in order to realize the high-speed signal transmission，and can save power and reduce the cost，the data tend to use low swing mode，LVDS and CML is the low voltage，small swing，differential signal serial transmission mode，so they are widely used in PCI.Express network physical layer and high speed SerDes circuit in. But this standard LVDS transmission rate can only reach 3Gbps，in order to achieve the independent design to meet the requirements of 5Gbps and above high speed PCI.Express application，this paper studies a pseudo standard LVDS 121 (PLVDS) and a CML interface to start the design research. Based on the theory of transmission signal，the signal integrity analysis of nonideal factors and transmission line behavior；then put forward considering the high-speed serial transmission system circuit level and layout level design；at the end of the PLVDS and the CML transceiver circuit design and put forward the improvement scheme. Among them，no skew single-ended to differential deflection problem to improve the PLVDS transceiver circuit，the circuit performance is improved with the accelerating tube；level conversion circuit the signal quickly switched to a high level from low level，without a subsequent circuit is adjusted，therefore，the time delay is small；with double common-mode feedback current switching circuit in a the loop control of common mode level，another loop control output swing，the output is more stable；differential pre-emphasis technology makes stronger driving capability and reduce intersymbol interference. Several key technologies used in a CML transceiver，the active negative feedback technology and active inductor technology not only can effectively expand the bandwidth of signal，but also can improve the performance of circuit，circuit，reduce the power consumption of the circuit，reduce the area of chip；equalization technology is effective to reduce the transmission line effect and intersymbol interference caused by signal distortion，the signal quality is improved. At the same time also uses three levels of structure of Cherry.Hooper limiting amplifier circuit，the equalization circuit outputs low swing signal for further amplification to the comparator can identify the voltage amplitude. In this paper，0.131xm CMOS technology to achieve two for PCI.Express physical layer PLVDS and CML high-speed serial data transmission interface based on. Layout simulation results show that，two kinds of interface circuit transmission rate up to 5Gbps，fully meet the requirements of PCI.Express application.Key Words：PLVDS，CML，Preemphasis，Equalization，Active Negative Feedback，Limiting Amplifier，FailSafe目 录摘 要IAbstractII引 言21绪论31.1课题研究背景31.2高速串行技术发呈现状32 Virtex-5 FPGA性能和设计技术92.1 最新款FPGA产品Virtex-592.2 FPGA 设计办法112.3 Xilinx FPGA设计工具简介13由于第二种办法便于变化和掌握，所后来面章节中所进行 在线逻辑分析多采用第二种直接插入IP核 办法进行。3 基于FPGA TS201链路口设计与实现143 基于FPGA TS201链路口设计与实现153.1 TS20l链路口简介153.2 FPGA与TS20l 硬件连接及可行性分析183.3 基于FPGA 高速链路口仿真设计193.4高速链路口 实际硬件调试254 B3G TDD系统中RocketIO 接口 资源需求分析与设计285 B3G TDD系统MAC层高速串口 实现与仿真测试325.1 B3G TDD系统MAC解决接口板 实现方略321.MAC高层合同解决模块332.数据转接模块345.2 RocketIO接口 仿真与测试345.2.1 RocketIO 接口 仿真345.2.2 单板测试和板间测试375.3 本章小结40结 论41参 考 文 献42附录A 附录内容名称43致 谢48引 言在数字系统互连设计，高速串行I/O技术代替老式并行I / O技术已成为发展趋势。与老式并行I / O技术相比，串行方案提供了更长距离，带宽，更低成本和更高可扩展性，克服了并行I/O设计缺陷。在实际设计中应用，运用现场可编程门阵列（FPGA）高速串行接口实现是一种低成本办法1。XilinxFPGA芯片最新一代Virtex。Virtex系列产品5版，是第五代产品，先进65纳米三氧化过程中使用新技术，expressfabrie ASMBL架构。Virtex。高速逻辑5 LXT，数字信号解决，嵌入式解决和串行链路应用优化。与前代相比viaex FPGA，5在性能和密度有了很大进步：速度提高31%，容量增长64%，动态功耗减少34.9%，静态功耗保持相似低水平，减少45%占地面积。Virtex.5 LXT芯片是建造高达24RocketIO收发器，支持从101Mbps3.75gbps串行数据传播速率，支持流行高速串行I/O接口原则。本文从时钟，复位，功率控制，发送和接受逻辑和其她核心方面，讨论了运用Virtex.5 LXT芯片RocketIO设计和高速串行传播接口实现。Xilinx ml505开发平台实现高速串行数据传播系统基于RocketIO技术，针对1.24Gbps高速串行传播特性。1绪论1.1高速串行技术背景研究当代社会信息爆炸式增长，网络发展，多媒体等新技术，在数据和数据发送速率规定，迅速增长顾客。当前，数据通信带宽需求已经超过了穆尔定律（穆尔定律：解决器带宽每十八个个月翻了一倍，但性能却每三年增长一倍）。普通，数据互换瓶颈存在于系统互连水平，甚至在不同系统之间以及与其她外部系统通信速度进行交流。该行业始终在努力生产更多和更迅速单片机来解决这个问题，但这种办法似乎遇到瓶颈，由于顾客没有直接感受到CPU性能比和很大性能改进。这使得IO接口到系统性能进一步提高瓶颈，这是一种新系统互连技术CPU性能迫切需要将转换为系统性能。在单端互连初期影响设计，容易受到干扰，噪声，传播速度可以达到200 250mb/s；普通来说，增长并行总线宽度可以提高数据吞吐量，但是汽车数量将增长PCB布线困难，和时钟抖动和偏移频率带来设计挑战同步，进一步提高人脸限制并行传播率，它是提供经济和可靠信号同步办法非常困难；而高速串行通信技术，以其广泛带宽，抗干扰能力强、接口简朴等长处，正迅速取代老式并行技术，成为行业内主流。在这种背景下，本文针对更受欢迎，有很大发展潜力高速串行接口电路两种高速链路口和Rocket I/O研究，并对其进行仿真设计，该公司最新实时执行程序。Virtex.5在FPGA平台。高速度链设计是ADI公司DSP TS20XS LVDS交叉技术）基于接口技术（链接口）进行仿真设计；而Rocket I/O是CML高速串行传播接口基本上，时钟恢复，全双工串行I / O收发，从而实现高效高速串行通信合同设计。1.2 HSST(High Speed Serial Technology)现状发展概况今天，还是并行总线用于大多数计算机，嵌入式解决设备和通信设备，最流行总线涉及PCI，VME及其扩展。当前广泛使用几种通信原则是基于并行总线原则。可以分为两类：系统总线并行同步并行总线原则，涉及PCI-X和Compact PCI；源同步并行总线原则，涉及RapidIO，HyperTransport和其她类似原则。但随着芯片性能提高，对带宽需求和更大，多通道并行总线构造满足系统设计有限公司。并行接口约束：问题干扰，信号偏移，串扰和直流偏置代码，这些因素严重影响并行接口频率增长和增长传播距离。为理解决并行接口在数据传播时所面临限制问题，国内外都将在高速串行接口电路更集中研发2。1.2.1 LVDS有关简介LVDS（低电压差分信号）是一种低摆幅差分信号技术，通过一对差分电路板线传播数据信号振幅很小使用，在两个平行差分信号线通过电流和电压幅值对比度，噪声和耦合到两条线，而这种噪声抵消。为了实现高速，长距离传播，和低振幅和低驱动电流输出达到低噪声、低功耗。LVDS是在两个原则定义：一种是IEEE P1596.3，重要为SCI（可扩展一致性接口），定义了LVDS电气特性，还定义了分组互换在SCI合同编码时间；另一种是ANSI/EIA/EIA-644，定义了LVDS重要电气特性，以及655mbps和1.823gbps无损介质理论极限速率最大速率。在两个原则指定和物理媒体独立性，这意味着只要介质在指定噪声容限和歪斜容忍范畴内发送信号到接受机，该接口可以正常工作3。LVDS具备许多长处：终端配备更以便；低功耗；有可靠性功能fail.safe；成本低；可以高速传播。广泛应用于计算机，通信设备，消费类电子产品等。图1.1简易LVDS图示Fig 1.1 Simple LVDS Icon图1.1显示了一种典型LVDS接口，它是一种单一模式，采用半双工、多点配备也可以是必要。每个连接点差分对涉及一种驱动器，连接单元和接受器。驱动器和接受器重要完毕TTL和LVDS信号之间转换。互连单元涉及一种电缆，PCB差由线对和一种匹配电阻。LVDS驱动器由一种驱动差分对电流源（3.60mA电流），LVDS接受器具备非常高输入阻抗，因而驱动器输出电流大某些都是通过120匹配，并产生约在接受机输入端352mV电压。司机转弯时，它变化流经电阻电流方向，从而有效逻辑“1”和“0”状态。低摆幅驱动信号来实现高速运算和减少功率消耗，差分信号提供恰当噪声和功耗大大减小电压摆动。功率大大减少多接口驱动和接受一种单一集成电路集成容许。这提高了PCB板效率，减少成本4。无论LVDS传播介质使用是PCB线路电缆，必要采用办法防止媒体终端信号反射，在同一时间，减少电磁干扰。LVDS需要相匹配终端电阻介质使用（110 + 10），循环终结信号电阻，应尽量接近接受器输入地方。LVDS技术应用变得越来越普遍。在高速系统中，系统背板互连电缆传播应用中，驱动器，接受器，收发器，串行/解串器和其她技术应用也越来越广泛。接口芯片供应商也都在LVDS作为下一代基本设施模块互连移动电话基站之间基本构造，支持，中央办公室互换设备、网络和计算机，工作站。当前，国际上对LVDS及其有关产品 研究十分活跃，诸多公司都已经推出了各种LVDS产品，这些产品已广泛 应用在计算机和通讯领域里来解决高速数据传播瓶颈问题。ADI公司（美国模仿元件公司），在开发DSP器件具备基于接口数据传播功能LVDS技术特点，使DSP器件具备在同类产品中竞争力。从SHARC系列TigerSHARC系列，从ADSP 2106x，从ADSP 2106X、ADSP-TS201到ADSP-TS10l，链路口继续改进，从而提供了具备更高数据传播速率点对点通信模式5。1.2.2 CML概况CML(Current Modc Logic)是ECL，LVDS低压差分信号高速串行接口传播技术。该技术使用一种低电压摆动，驱动模式传播差分信号和电流，具备高速度，低噪音长处，低功耗和低成本等长处。CML串行数据传播速率在1Gbps10Gbps，并通过信道绑定技术，制造工艺改进办法，也能达到更高速度。CML具备这些长处，特别是超高数据传播能力和应用需求大大增长，数据传播采用CML技术2.5Gbps串行传播系统速率6。CML是一种高速点至点接口，它具备独特功能，它是接受机和发射机普通不需要任何外部电阻，终端电阻普通是发射机和接受机内部实现。CML和接口电路典型传播方式是形式差别。CML有两个重要传播连接：直流耦合(DC)，交流耦合(AC)，如下图所示。当发射机和接受机使用相似电源装置，CML可用于直流耦合方式，不用任何附加装置；当接受装置两端与不同功率，普通应考虑互换耦合，耦合电容（注意，耦合电容是足够大，以避免长期甚至0甚至1状况下，接受端差分电压小）。图1.2直流耦合(DC)Fig1.2 DC coupling (DC)图1.3交流耦合(AC)Fig 1.3 AC coupling (AC)由于CML高速数据传播能力，构造简朴，因此在高速串行传播系统收发信机，普通采用CML构造。当前，对CML及其有关产品开发国际研究非常活跃，许多公司都推出了各种运用CML作为传播接口产品。IBM开发了高速（高速SERDES）IP核心，采用CML接口，可以从11.1gbps 2.5Gbps传播率。美国国家半导体公司和Ti对CML科技公司也进行了进一步研究，依照不同规定，开发了一系列CMLI/ O芯片。如NSC发展ds25mb-200tsq，ds40mb-200sq接口芯片，ds42mb-200tsq数据传播速率达到了2.51Gbps，4.1Gbps，4.23Gbps，随着EQ50F100LR传播速率最高可以达到6.22gbps。TI公司ONE-T4201LD激光驱动器可以提供数据传播速率为0.15gbp-4.5gbps7。在Xilinx始终关注高速串行通信，不但推出满足行业需求高速串行内核逻辑器件，并且还积极参加高速串行I/O各种开放原则。Xilinx公司以来Viretx-2 PRO系列开始，当前最先进Viretx.5系列FPGA发展，通过嵌入式RocketIO高速串行IO模块，已成功地使FPGA逻辑器件变化从并行IO IO高速串行。Xilinx Rocket IOCML，五个可编程输出摆幅CML输出电压V在800mv-1600mv范畴8。2 Virtex-5 FPGA设计原理和参数2.1 Virtex-5简介作为一种Xilinx FPGA领先制造商，提供了极为丰富FPGA产品系列，重要涉及Virtex系列和Spartan系列。所有产品均有自己特点和优势，但总来说，是一种高性能FPGAVirtex系列，Spanan系列属于低成本。Xilinx Virtex-5是世界上第一种65nm FPGA产品，基于创新ExpressFabric架构。FPGA包括多达20万个逻辑单元，工作频率可达560MHz，能耗减少35.3%，比此前产品，在性能提高30%，45%体积减小，1.02V三栅氧化过程中使用，可靠性高，产品设计更加灵活。提供了4种Virtex-5系列FPGA，LX，LXT新平台，使用新560MHz时钟技术各个平台，1.26Gbit/sLVDS I/O和IP块性能优化。其中，对于LX平台高性能通用逻辑设计；与PCIExpress端点块LXT平台FPGA，以太网MAC块和RocketIO GTP收发器接口模块，合用于高速接口场合；高性能信号解决SXT平台；嵌入式解决器FXT平台，嵌入式中应用Virtex-5系列FPGA 核心技9。一、ChipSync简介：为了保证高速新一代设备之间数据可靠传播，硬件设计人员使用同步设计技术源泉，使数据传播组件产生时钟信号，并发送数据，这可以通过使用传播数据时钟避免由于钟盐池和不同问题数据。Virtex-5嵌入式SERDES硬件和可变延迟线（即idelay单元ilogic），片同步技术是这些资源来实现源同步接口使用10。Cllipsync技术通过使用嵌入式SERDES，对总线接口串行和并行解决方案，可使千兆速率高速串行IO和相对较低频率FPGA协同工作，串行IO传播可以在最高速度进行，从而提高了系统性能，对普通逻辑巨大资源，在困难面前高速串行接口设计中使用去除。通过一种可变延迟线使用cmpsync技术，消除了建立时间和保持时间问题。由于数据和时钟信号之间偏移运用idelay元以弥补PCB布线，使设计者可以调节每个数据和时钟途径延迟（75ps步进），数据采集实现。二、XCITE AI/O终端技术（Active I/O terminal Tec）提供一种控制终端阻抗匹配在FPGA（DCI），这种技术是XCITE活跃I / O终端技术。高速PCB板设计，I/O终端实现阻抗匹配，以保持信号完整性。老式办法是在PCB端点匹配电阻线，但大规模FPGA使用数以百计I / O和先进包装技术，外部终端电阻几乎是不也许。为理解决这个问题，所有Virtex-5 I/O构造由第三代Xilinx阻抗控制技术（XCITE）对活性I / O终端，实现阻抗匹配。同步，积极I / O终端电路还可以动态地消除由于工艺，电压和驱动强度变化引起温度变化，提高设计可靠性11。三、Xesium计数器Virtex-5具备时钟资源丰富，涉及32个时钟输入，32全局时钟网络，16 48本地时钟网络和8 24时钟带。Xesium时钟技术通过减少时钟抖动，斜周期畸变和责任，它提供了许多时钟管理特点，涉及高达20DCM，8相匹配时钟分频器（PMCD）和32个全局时钟缓冲。Xesium时钟技术消除象限和缓冲区限制，使布局更加以便，时钟频率可达550MHz。四、RocketIO发送与接受器Virtex-5 LXT FPGA RocketIO GTP 8 24收发器，涉及SONET OC-12，光纤通道支持，千兆以太网，PCI Express和极光10种高速串行IO。嵌入式RocketIO GTP硬件模块使用，可大大简化背板，线，开关设计系统，服务器和存储系统，工程师可以在很短时间内建立芯片和电路板之间高速连接，以提供电子系统所需数据带宽一种新时代12。RocketIO技术涉及一下几点： 千兆位收发器技术可使用第三代技术； 提供了100Mbit/s到3.2gbit / s工作范畴广，支持多速率应用； 符合最广泛芯片，背板和光学装置原则和合同； 收发器达24个； 先进TX / RX均衡技术。 完整串行I / O解决方案。五、DSP48E模块Virtex-5 FPGADSP性能优良，DSP48E块可以在500MHz频率工作，和一种更大FPGA（XC5VLX330T）最多可以有192 DSP48E块，普通数字信号解决能力105gmacs能达到惊人，让设计者可以很以便地解决各种设计挑战，数字信号解决，如中间频率和基带下变频信道数目庞大，3G扩频系统码片速率解决128倍和高辨别率H.264、MPEG-4编解码算法。 该DSP48E块是一种多功能，粗糙DSP，使设计者可以有效地提高基于FPGADSP系统强大功能。支持超过40种动态控制运营方式DSP48E块，涉及乘法器，MAC，MAC / 3输入加法器，减法器，桶形移位器，多总线多路复用器，各种计数器、比较器。DSP48E块支持加法链构造，可以有效地进行高性能滤波器和复杂算术运算。 六、嵌入式以太网媒体访问控制器（MAC）模块Virtex-5 LXT FPGA涉及一种内置以太网连接，具备多达4个以太网媒体访问控制器（MAC）模块。MAC模块 性能简介如下： 符合V3.E 802原则 三态EMAC-10101Mbit/s模式，1001Mbits模式，10101l001Mbit/s模式 可编程物理层接口（M、RGM、GMII、SGM） 可以实现无缝连接RocketIO收发器 每次最多可以存储1800个逻辑单元 合用于网络管理或FPGA远程监测 可以提供完整RocketIO收发器2.2 FPGA 设计办法普通来说，完整FPGA设计流程涉及RTL设计输入，功能仿真，优化，布局，时序分析，时序仿真，并下载调试测试这几种阶段，如图2.1所示 13 。图2.1 FPGA设计流程图Fig 2.1 FPGA design flow chart 熟悉FPGA设计流程，在设计过程中灵活应用，可以加快工程进度，提高发展质量。2.3 Xilinx FPGA 有关软件简介使用ISE Xilinx FPGA，是必不可少设计工具。ISE FPGA可以完毕所有开发过程，涉及输入，仿真，设计合成，布局，生成点文献，配备和在线调试，非常强大。对于大多数FPGA设计者，你可以使用ISE完毕设计任务。ISE是一种集成开发环境，结合实际大量工具，涉及HDL编辑器(HDLEditor)，出口核能发电机（CORE Generator System），约束编辑器（Constraints Editor)，静态时序分析工具（Static Timing Analyzer），布局规划工具（FloorPlanner），FPGA编辑工具（FPGA Editor）和功耗分析工具（XPower），这些工具可以协助设计师完毕设计任务，或提高工作效率。在FPGA设计中，除了使用ISE软件大某些功能，也可用于第三方仿真工具ModelSim和Xilinx公司提供在线逻辑分析仪工具_cllipscope Pro。在这里，两个软件，并使用在ISE法相结合做了简朴简介。231 Modelsim软件虽然ISE还提供了仿真工具ModelSim自身发展，但最惯用仿真工具FPGA设计行业，在ModelSim仿真工具设计经验，仿真速度会更快，并且还提供了功能更齐全。Modelsim是一种独立ModelSim仿真工具，它不需要其她软件辅助工作时间。在ISE软件集成开发环境Modelsim仿真软件接口，通过从ISE集成环境接口直接启动Modelsim仿真工具。如果你想从ISE集成开发环境开始进行直接工具，需要注意如下内容： ISE创立项目属性，使用modelsiin作为仿真工具修改设立，并且需要对的设立进行安装途径 加入ISE源代码和编译 ISE测试夹具和测试台波形工具使用提供电流设计测试模板（Testbench），增长勉励设计和测试模板2.3.2 ChipScope Pro软件简介ChipScope Pro提供片上逻辑分析仪功能FPGA调试，它类似于老式逻辑分析仪功能，具备这种优势，可以观测到任何信号在FPGA，FPGA调试带来极大便利，触发条件，数据宽度和深度设立也很以便，在实际工作中得到了广泛应用。Xilinx Chipscope Pro可用于FPGA调试全系列产品，它仅使用软件与JTAG电缆信号分析。ChipScope Pro重要功能是通过JTAG端口，在线，实时读出信号FPGA实现。基本原则是ChipScope Pro FPGA和BLOCKRAM内部逻辑使用，依照顾客设定触发条件将信号保存BLOCKRAM，然后发送到计算机通过JTAG端口，并显示在计算机屏幕上时间波形。ChipScope Pro用法如下：普通来说，当顾客需要实例化ChipScope Pro两种核设计：一是逻辑分析仪系统集成（ILA核心，集成控制器核分析仪核心），提供触发采集和跟踪功能；二是核集成控制器（图标核心，集成控制器为核心，负责核心和ILA）边界扫描端口通信，一种图标核心可以连接到1 15个核心。ChipScope Pro，ILA核心依照顾客设定触发条件捕获数据，然后在图标核心控制，对计算机通过边界扫描端口上传，并给出用ChipScope Pro分析仪信号波形。ChipScope Pro涉及三种类型：ChipScope Pro Core Generator、ChipScope Pro Core Inserter和ChipScope Pro Analyzer。ChipScope Pro两种办法：第一种是ChipScope Pro核心与发电机和ChipScope Pro分析仪应用。一方面运用ChipScope Pro核心发生器来产生所需IP，输出HDL文献成果，它描述了核心定义和接口（没有内部细节）；然后依照信息核算状况来设计自己顾客，同步需要观测信号连接到IP端口，然后综合，布局布线，下载等操作，FPGA运营可以观测ChipScope Pro分析仪波形。第二是ChipScope Pro核心插件和ChipScope Pro分析仪应用。这种办法比较简朴，在全面代码设计，运用ChipScope Pro芯插件直接进入IP核，然后综合，布局，下载操作，术后观测ChipScope Pro FPGA中波形分析仪。由于第二种办法是容易变化和掌握，所后来面某些逻辑分析线第二直接进入IP核办法。3 TS201链接口设计与实现3.1 TS20l链接口简介ADSP TS201和ADSP TSL101比较，最明显环节改进。ADSP TS201链路构成一种单一终端连接到LVDS差分连接模式，通过准双向口完全变为双向通信链路时钟，也可以在连接口中实现时钟速率，导致更高速度比ADSP TSL101链接，更高数据吞吐量，高可靠性。ADSP TS201有四个独立全双工链路，提供了一种迅速，为解决器内部或外部数据传播独立通信机制，它在系统之间通信办法提供了一种阵列点，也可以互相使用相似I / O设备通信合同。在本文中，本章内容，这是通过在XilinxFPGA仿真链路合同，从而实现ADSP ts20l和Virtex-5 XC5VLX50T之间高速数据传播，在仿真设计，必要一方面对TS201链接构造内容，通信合同有一种清晰理解，从而做出对的在FPGA仿真设计。3.1.1 ADSPTS201链路口构造每个链接ts20l有两个独立通道可以同步运营，发射通道和接受通道，它是全双工模式。如图3.1所示，TS201链接构造，每个环节涉及一种发射器和接受器两某些。两个缓冲区传播信道，和接受缓冲区三，渠道涉及lbuftxx，lbufrxx和RX暂时缓冲区是128位高速缓存，和移位寄存器是不能通过软件。图3.1 TS201链路口构造Fig 3.1 TS201 link structure在实际传播TS201链接构造，接受过程：ADSP TS201链路发送缓冲寄存器写入完毕数据传播，从接受缓冲寄存器读取数据，完毕数据接受。只要发送移位寄存器是空，都写发送缓冲区数据将被复制到发送移位寄存器，然后发送。只有当接受移位寄存器为空，或接受缓冲区有足够空间来接受从移位寄存器接受全4话接受数据时，接受只容许输入数据。连锁经营是最抱负交叉口控制直接从接受缓冲区数据移动。如果接受缓冲区已满，然后将数据复制到一种暂时接受缓冲区，等待接受缓冲区为空，那么数据到接受从暂时接受缓冲区。接受器通过lxacko信号来控制数据流，当lxacko高，该接受机可以接受数据，如果lxacko低，只有最多四个字符为2组（256位数据）。链路口某些 引脚定义如下表所示：表3.1 (a)链路口发送通道Tab 3.1(a) Linkport transmission channel pinout信号位宽方向阐明LxCLKOUTP1输出O 链路口发送时钟 LVDSPLxCLKOUTN1输出O 链路口发送时钟 LVDSNLxDATA03-0P4输出O 链路口发送数据30 LVDSPLxDATA03-ON4输出O 链路口发送数据30 LVDSNLxACKI1输入I 接受应答，表白接受方准备好继续接受LxBCMPO1输出O 块完毕标志表31(b)链路口接受通道Tab 3.1 (b) Link receiving channel pinout信号位宽方向阐明LxCLKINP1输入I 链路口发送时钟 LVDSPLxCLKINN1输入I 链路口发送时钟 LVDSNLxDATA03-0P4输入I 链路口发送数据30 LVDSPLxDATA03-ON4输入I 链路口发送数据30 LVDSNLxACKO1输出O 接受应答，表白接受方准备好继续接受LxBCMPI1输入I 块完毕标志3.1.2 ADSP TS201链路口通信合同链路端口通信，无论是传播或接受，可以是1或4位数据总线，控制3控制信号。1链路口用针lxdatiop / N和lxdato0p / N为数据传播。每个链路口有2个独立 通道可以同步通信，发送通道发出数据到外设，接受通道从外设读入数据。如图3.2所示。图3.2通信合同时序图Fig.3.2 Link-port communication protocol sequence diagram链路端口通信合同如下： 第一数据（1或4）总是链路时钟（lxclkoutp）上升到发送； 最后数据（1或4）总是链路时钟（lxclkoutp）下降沿传播； 停止lxclkoutp较低时； 至少每4字传播（128位）。如果你使用4位模式传播链路口需要16个时钟周期，如果我需要64个时钟周期模式传播链路口。以上简介是这个最基本通信合同，如果加上LxACKI和LxBCMPO控制信号，则在上述合同基本上加上某些控制。