Intel晶元制造基本工艺.doc

Intel 65nm工艺实现与45nm工艺预览

作者  濮元恺  8月

一，工艺提高带来了什么

那些说摩尔定律“脑死亡”人应当苏醒了，虽然我自己也曾对摩尔定律将来抱有很大怀疑和迷茫，但Intel正用实际行动一次次证明自己。high-k方面突破，应变硅技术上升级，晶体管构造上创新……一种个激动人心技术，印证了Intel在半导体制造技术足迹。下面将结合近来收集到材料，和人们一起理解Intel65nm与将来45nm工艺。文中浮现技术词汇不单独注解，而是在原文里整体阐明，但愿本文能给硬件技术兴趣者在晋级道路上提供某些协助。

1，Intel全盘筹划

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　　这张图片就是IntelCPU整体筹划，它是一项粗略筹划。

　　P1262是咱们熟悉采用90nm制造Pentium 4解决器，第一批产品在末出厂，典型代表是Pentium 4 Prescott。P1262延续了上一代Pentium 4NetBrust（网络爆发）架构，在频率方面疯狂飙升，并且90nm工艺内有某些问题没有较好地解决。P1262筹划预期达到频率是4.0GHz，实际最后一款产品止步于3.8 GHz。

　　P1264是咱们正在经历时代，周期同样是2年。咱们熟悉产品是Core微架构Conroe解决器，采用65nm工艺制造，功耗控制体现先进，性能强大。

　　P1266是将来45nm工艺制造解决器，它将从持续到，产品名称和型号咱们还不知。然后由32nm工艺P1268接替它继续实现摩尔定律。

　　P1264和P1266正是咱们下面要阐明筹划，由于它们使用了65nm与45nm工艺，这两款工艺实现对Intel非常重要，Intel借助它们证明了自己在芯片制造界领先地位，同步成功地延续着摩尔定律，也同步突破了诸多技术壁垒。

2. 新工艺带来了什么

a、更高性能
　　咱们在这里说65nm、45nm是指每一种晶体管大小，晶体管越小，单个芯片能容纳晶体管也越多，性能由此得到提高。集成度是衡量一种芯片性能重要标志，如果业界不引入新技术，制造出更高集成度CPU芯片将成为一项不也许完毕任务。由于芯片晶体管数量越多，CPU芯片尺寸变得越来越大，无论对制导致本、散热还是提高运营速度都相称不利，提高制造工艺成为业界共同选取。反过来，采用先进制造技术往往能让芯片拥有更出众体现，从而在激烈竞争中获得领先优势。在过去几十年间，Intel始终牢牢把握着这一项优势，几乎每年它们都投入巨资建设或升级自己十几家芯片制造工厂，无论是在0.25um、0.18um、0.13um还是90nm、65nm工艺，它都比对手领先一步。

　　为了获得更高性能，芯片内容纳晶体管数会变得越来越多。对CPU而言，便是运算核心增强和缓存单元增大。第一代Willamette核心Pentium 4只有4200万个晶体管，而3.46 GHzPentium EE 955解决器达到了3亿7600万，这一数字还在被不断刷新。CPU中尚有一种重要某些是缓存，它有静态SRAM构成。（如图）

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　　SRAM每一种比特位需要占用6个晶体管（如图），存储密度很低，1MB容量二级缓存就需要占用5000万个晶体管，这是一种相称惊人数字。当前在CPU逻辑分布中，二级缓存占据硅芯片面积甚至不不大于运算核心。这也增进了新工艺导入速度。

b、更低功耗与更高工作频率
　　对半导体芯片来说，新工艺往往可以带来运算性能和电气性能双方面改进。一种非常简朴事实就是，同样半导体芯片，若用先进工艺制造往往可以带来功耗明显减少，而低功耗同步又意味着芯片工作频率可以继续向上提高一种级别，这在过去实践中也得到极好例证。AMDAthlon XP就是由于工艺屡次升级，工作频率得到不断提高，使其市场生命力长达5年之久，创下单个CPU架构新纪录。另一方面，低功耗可以让PC更节能，对散热设计不会带来什么压力，安静、低噪音运营可以得到充分保障。反之，若半导体芯片功耗太高，不可避免将浮现运营过程中高热、高噪音状况，顾客对此向来是深恶痛绝。

　　但是，在从0.13um到90nm工艺升级中这一点体现不明显。人们可以看到，90nm工艺Prescott比之前Pentium 4在功耗上高出一大截，这重要是由于CPU设计方案发生变化所致。另一方面，90nm工艺所产生晶体管漏电问题始终没有得到应有解决，芯片功耗减少效应体现得并不明显。同样，AMD也遇到了类似状况，90nm工艺制造Athlon 64新品在功耗方面与同频率、0.13um工艺产品相称，晶体管漏电问题同样是罪魁祸首，关于这个问题咱们会在下文中进行进一步探讨。

c、有关知识铺垫
　　一方面要给人们说当代CPU基本构造，这样背面东西才干易理解。如今CPU工艺，简朴来说，是在硅材料上制成晶体管，再覆盖上二氧化硅绝缘（SiO2）层，然后在绝缘层上布上制作金属导线（老式多使用铝材料），使各独立“管子”连在一起成为能工作单元。

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    如图所示就是一种CMOS（complementary metal oxide semiconductor互补金属氧化半导体）晶体管。图中p-Si就是硅基底，source表达源极，drain表达漏极，gate表达门，oxide就是用于门和基底绝缘薄层介电质。

　　当前CMOS工艺使用最多是MOS-FET(金属-氧化物-半导体-场效应晶体管)，是当代集成电路中最重要元件。它是在P型或N型衬底上建立两个非常接近，与衬底极性相反区域，构成源极和漏极。然后在两者之间区域生成一层极薄二氧化硅（SiO2）绝缘层，然后覆盖上电极，构成栅极。工作时电流从源极流入，如果栅极上有一定电压，就会在栅极下形成沟道连接源极和漏极，电流就能通过，而在漏极形成输出。从漏极输出电流再驱动其他管子栅极。它特点是采用了两种不同导电类型MOS场效应管，一种是增强型P沟道MOS场效应管(PMOS管)，另一种是增强型N沟道MOS场效应管(NMOS管)，它们构成了互补构造。在工作中，两个串联场效应管总是处在一种管子导通，另一种管子截止状态。因而也有了一种不成文公式：“CMOS=NMOS+PMOS”，如下图：

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　　咱们看到Gate（晶体管门）材料在这里使用是PolySilicon（多晶硅），那个薄层Gate oxide使用是二氧化硅（SiO2）。

　　这里重要讨论是晶体管和有关制造技术，印刷电路制造与光刻设备简朴带过。光刻机是一种高度精密且价格高昂设备，基本上无法完全依托第三方公司提供，有实力半导体厂商基本上都是自行研发或改造设备。Intel设计出被称为“交互相移掩模（Alternating Phase Shift Masks）”新颖技术，这项技术可以让193nm波长光刻设备继续用于65nm工艺芯片制造中，而该设备当前广泛用于90nm精度芯片生产中。Intel目的是让当前248nm波长光刻设备也可以得到再运用，该设备当前用于130nm工艺芯片制造。

二，65nm工艺实现

1、65nm工艺概况

　　Intel使用65nm工艺是当前世界上已投入量产最先进芯片制造技术，它能为制造出产品带来更高集成度和性能。Intel在第一次生产出了65nm工艺成品CPU，并在6月实现了90nm与65nm“制造接替”（如图）。

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　　这一接替完毕意味着Intel能大量并高效地生产65nm工艺CPU，同步Intel也借用65nm新技术在大多数厂商没有用上65nm工艺之前实现了在芯片生产方面里程碑式跨越。

　　65nm工艺为咱们直接提供了如下新技术特性：
　　1、“改进型应变硅技术”提供了超过“第一代应变硅技术”10%-15%驱动电流，更大限度上提高了性能。
　　2、晶体管门长度达到35nm，门和通道之间氧化物绝缘层达到了1.2nm，这又是两个创记录数字。
　　3、在晶体管顶部使用了NiSi化合物，进一步减少了电阻（如图）　　

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　　4、继续使用了Low K互连层技术，让Low K材料担任金属互联线路间使用重要绝缘材料。互联线路使用了“8层铜互连”。
　　5、使用了晶体管睡眠技术，减少了大量电能挥霍。
　　6、继续坚持没有使用SOI技术，而是用耗尽型衬底晶体管(depleted substrate transistor，DST)代替。

　　Intel初次在300mm晶圆上使用65nm工艺，更有助于大量晶体管集成，特别是有助于多内核解决器制造，同步这一技术将用于更多先进制造领域。由于制造技术改进，65nm工艺将使Intel更接近“energy-efficient performance goals”（低耗高效目的），Intel为此已经奋斗近年。除了满足多核所需要晶体管数目，更多晶体管还可以使Intel做某些新硬件技术，例如更强大安全技术和虚拟技术。

　　晶体管在工艺成熟基本上做越小，不但带来了更高性能，同步使电能消耗和多余散热控制地更好。在计算和通信领域，节能型产品也更容易开发。改进型应变硅技术功不可没，在90nm时代良好体现，让Intel稍加改进，以更大性能提高幅度出当前65nm工艺中而没有增长一点漏电。结合上面提到新特性，Intel可以更容易地划分产品线。提高了NMOS和PMOS性能也就是提高了CMOS（complementary metal oxide semiconductor 互补金属氧化半导体）性能，这可以当今CPU重要元件。如图，如果走红色箭头，则提高晶体管性能15%，如果走黄色箭头，则减少了5倍漏电，更节能。

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　　　由此，在咱们已经讲过Intel筹划中，Intel又新加入筹划P1265，此编号针对超低能耗CPU产品（Ultra-low-power 65nm process technology）。这让Intel拥有更大筹码进入网络产品、移动通信、掌上电脑等领域。

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　　在65nm工艺简报最后，Intel还不忘写上这样一段话：新65nm工艺CPU拓展了咱们“目的”，使得咱们有能力继续以两年为一种周期使用新工艺，也再次证明了咱们有能力继续摩尔定律带来辉煌。

2、65nm工艺技术简析

　　总揽 65nm工艺全局，Intel采用了如下新技术：
　　·在硅基底绝缘层方面，使用耗尽型衬底晶体管（depleted substrate transistor，DST）
　　·在晶体管底部氧化物薄层，使用改进型应变硅技术（The second generation Strained Silicon）
　　·在金属互联线路间，使用Low-K材料与8层铜互连
　　·在晶体管自身，使用晶体管睡眠技术（Sleep transistors）

　　a、耗尽型衬底晶体管（depleted substrate transistor，DST）

　　针对130nm后来工艺门泄漏迅速上升问题，SOI(Silicon on Insulator，绝缘层上覆硅)技术在这几年体现最为枪眼。

　　它最初由IBM负责研究，日后AMD得到IBM协助成功使用。同样该技术基本成熟，有着IBM和半导体大厂商潜心研发，实现也很简朴：晶体管通过一种更厚绝缘层从硅晶元中分离出来。这样做具备诸多长处：一方面，这样在晶体管通道中就不会再有不受控制电子运动，也就不会对晶体管电子特性有什么影响；另一方面，在将阈值电压加载到门电路上后，驱动电流浮现前通道电离时间间隔也减小了，也就是说，晶体管“开”和“关”状态切换性能提高了，这可是晶体管性能第二大核心性能参数；同步在速度不变状况下，咱们可以也可以减少阈值电压，或是同步提高性能和减少电压。

　　在此前，Intel对业界推崇SOI始终是不屑一顾态度。在“GHz时代”来暂时，Intel又主张使用SOI技术，它对SOI技术寄予厚望。由于这种技术耗电量低，电容量小，并将使用SOI作为完毕将来“THz晶体管”重要工具。但后发生了变化，由于成本太高，Intel再次对SOI说不但它最大对手AMD在IBM协助下成功地在Athlon 64产品中使用了SOI技术，这时SOI使得晶体管成本虽提高近10%，但AMD晶体管数目不及Intel，这种成本提高在它身上体现得没有Intel明显。AMD宣称通过这种技术可以在相似能耗基本上让解决器性能提高25％，并且使用SOI技术只需对既有生产线进行一点改造即可。从AMD当前体现来看，使用SOI受益斐浅。

　　从获得材料分析，Intel核心正在开发称为耗尽型衬底晶体管(depleted substrate transistor，DST)技术，事实上就是SOI技术变形。并且一种很重要标志是：DST同样是在基本完毕，也正是在这时，Intel意识到了这种技术优势和前程，勇敢地对SOI说不。Intel始终对SOI技术抱着怀疑态度，它以为使用完全耗尽通道没有任何好处，这个通道会变得非常小，大概10纳米左右，这是很难制造，同步也由于发射端和接受端距离减小急剧提高了外接晶体管阻抗。

　　因而DST技术就被推出了，相比SOI技术其做了某些改动来消除它重要缺陷，通道非常短，同步也做了完全贫化解决。在一定控制下驱动电流可以及时在门(晶体管门)通过，并不会电离在绝缘层下通道任何某些。此外，这样也可以体现出虚拟通道增长效果，从而体现出浮点晶体管特性。

　　但是这只相称于在一种普通SOI晶体管上使用了完全耗尽通道，重要问题依然是外接晶体管陡然增长阻抗上。因此，Intel不会让通道长度影响到DST晶体管上漏极和接受端长度。Intel通过减少关状态电压有效将产品工作电压降到了1.0V如下，并表达可以在达到0.6V。DST晶体管中绝缘层和源极及漏极直接连接在一起。因而与SOI相比，漏电电流可控制在其1/100左右。

　　b、改进型应变硅技术（The second generation Strained Silicon）
　　改进型应变硅技术，这种独特技术拉伸了硅原子晶格构造，容许电子更快流动，同步更进一步减小了阻抗。所谓应变硅，指是一种仅有1.2nm厚度超薄氧化物层，运用应变硅代替本来高纯硅制造晶体管内部通道，可以让晶体管内原子距离拉长，单位长度原子数目变少，当电子通过这些区域时所遇到阻力就会减少，由此达到提高晶体管性能目。90纳米工艺中应变硅事实上是使用硅锗（在PMOS）和含镍硅化物（在NMOS）两种材料，两者均可使晶体管勉励电流平均提高20%左右，所付出成本提高代价则只有2%，费效比是非常明显。

　　半导体制造业界普遍认同使用应变硅技术来改进NMOS晶体管电子迁移率和PMOS晶体管空洞迁移率。在NMOS和PMOS管中，应变硅技术起着不同作用。但达到了Intel预期同样效果——在成本基本不变状况下，比没有使用该技术平均提高了30%电子流动速度。
　　图示为应用伸张应力和压缩应力变化NMOS与PMOS源极与漏极构造。

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　　该技术在65nm中已经是第二代了，它是在上一代基本上改造完毕，并且由于其她技术配合，在65nm中体现突出。
　　如图：咱们可以很形象地看到Intel拉伸了硅原子晶格构造，电流能更快通过。

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　　应变硅技术在英特尔90nm工艺中得到采用，人们也许会以为这项技术徒有虚名，由于采用该技术Prescott在功耗方面令人极度失望。事实并非如此，应变硅技术着眼点并非减少功耗，而是加速晶体管内部电流通过速度，让晶体管获得更出众效能。反映到实际指标上，就是解决器可以工作在更高工作频率上，单就这个因素而言，Prescott体现还是非常值得必定。

　　在65nm工艺中，英特尔决定采用更先进第二代高性能应变硅，该技术可以让晶体管勉励电流进一步提高到30%，优于90nm工艺中第一代应变硅。英特尔表达，凭借这项技术，英特尔可以保证在65nm工艺中继续领先。而鉴于应变硅技术明显效果，IBM、AMD等半导体公司都准备开发类似技术。

　　c、Low-K材料与8层铜互连
　　关于功耗和漏电问题，尚有一种人们耳熟能详技术就是Low K互连层。
　　在集成电路工艺中，有着极好热稳定性、抗湿性二氧化硅始终是金属互联线路间使用重要绝缘材料。
　　由于寄生电容C正比于电路层隔绝介质介电常数K，若使用低K值材料（K<3）作为不同电路层隔绝介质，问题便迎刃而解了。随着互联中导线电阻（R）和电容（C）所产生寄生效应越来越明显，低介电常数材料代替老式绝缘材料二氧化硅也就成为集成电路工艺发展又一必然选取。

　　这里“K”就是介电常数，Low K就是低介电常数材料。Low K技术最初由IBM开发，当时产业大背景是——随着电路板蚀刻精度越来越高，芯片上集成电路越来越多，信号干扰也就越来越强，因此IBM致力于开发、发展一种新多晶硅材料。IBM声称，Low K材料协助解决了芯片中信号干扰问题。而Intel目是使用低介电常数材料来制作解决器导线间绝缘体。这种Low K材料可以较好地减少线路间串扰，从而减少解决器功耗提高解决器高频稳定性。

　　下表为几种材料相对介电常数：
材料/比较项目
相对介电常数
Low k
2.5
SiO2+CVD*
3.8
SiO2
4.5
High k
25
* SiO2+CVD 代表等离子CVD办法制造SiO2材料

　　在技术应用中，Low K材料最先出当前ATi9600XT中。CPU方面，Prescott是Intel第一款使用7层带有Low K绝缘层CPU，同步使用了Carbon-Doped Oxide（CDO）(最新低介电常数CDO绝缘体)绝缘体材料，减少了线到线之间电容，容许提高芯片中信号速度和减少功耗。如图，Intel为65nm工艺准备了一种K值很低含碳氧化物（Carbon Doped Oxide，CDO），咱们还可以看到共有8层电路。

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　　每一种芯片可以容纳个不同逻辑电路层数，叫做互连层数。层数越多，芯片占据面积就越小，成本越低，但同步也要面对更多技术问题。例如，不同电路层需要用导线连接起来，为了减少导线电阻（R值），各半导体厂商都采用金属铜来代替以往金属铝（这也是“铜互联”得名由来）。另一方面，两个电路层之间会产生一定电容效应（C值），由导线电阻R和层间寄生电容C共同产生RC延迟决定着芯片高速性能。电路层越多，RC延迟就越高，芯片不但难以实现高速度并且会增长能耗。使用电阻率更低铜代替铝作为导线，可以一定限度减少RC延迟。但在此之后，电路层之间寄生电容C对RC延迟就起到重要影响了。

　　关于铜互连，不同CPU内部互连层数是不同。这和厂商设计是关于，但它也可以间接阐明CPU制造工艺水平。这种设计没有什么好说了，Intel在这方面已经落后了，当她们在0.13微米制程上使用6层技术时，其她厂商已经使用7层技术了；而当Intel准备好使用7层时，IBM已经开始了8层技术；当Intel在Prescott中引人7层带有Low k绝缘层铜互连时，AMD已经用上9层技术了。在这次65nm工艺中，Intel终于用上了“带有Low k绝缘层8层铜互连”。更多互连层可以在生产高集成度晶体管CPU时提供更高灵活性。

　　d、晶体管睡眠技术（Sleep transistors）
　　SRAM在当代CPU中地位已相称重要，它构造也比较复杂，需要晶体管数目很大，同步也是CPU中发热大户。如果将SRAM问题解决好，那整个CPU性能和功耗将有大奔腾。这个技术容许某些不会被调用晶体管暂时处在休眠状态，当再次被调用时，它们可以立即恢复动力，这一功能节约了大量电能，类似于人脑。晶体管睡眠技术是在底层晶体管制造技术中实现，也是一项长效技术。图为Intel 65nm工艺制造SRAM，运营于3.4GHz，面积为110mm2，晶体管数目在5亿以上。

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　　　转变解决器设计思路是解决问题主线办法，但制造技术改进同样可以起到良好缓和作用。众所周知，CPU缓存单元从来都是发热大户，特别是二级缓存占据晶体管总量一半不止、对功耗“贡献”也极为可观。为了减少大容量缓存带来高热量，Intel为其65nm SRAM芯片中引入了全新“睡眠晶体管”功能，当SRAM内某些区域处在闲置状态时，睡眠晶体管就会自动切断该区域电流供应，从而令芯片总功耗大大减少。此时，睡眠晶体管可以看作是SRAM小型控制器，虽然它们自己并不会进入睡眠状态，但却可以控制SRAM单元晶体管进行“睡眠”。

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　　如图所示，使用了“睡眠晶体管”和没有使用“睡眠晶体管”对比很明显。这项技术与Pentium M低功耗缓存设计有异曲同工之妙，虽然这两者在原理上并不相似。“睡眠晶体管”是在半导体制造技术层级上实现，可用于任何架构CPU芯片，而Pentium M低功耗缓存则是一项电路控制技术，它只对Pentium M架构产品有效，其她解决器若要有类似功能就必要变化逻辑设计。不难看出，Intel“睡眠晶体管”技术更有通用价值，将来Itanium、Xeon、桌面解决器和移动解决器都可以从中受益。

三，45nm工艺预览

1、45nm工艺概况
　　45nm工艺是Intel将来制胜法宝，它将浓缩Intel近几年来所有先进技术，也是Intel达到将来“energy-efficient performance goals”（低耗高效目的）有力工具。

　　45nm工艺CPU还没有制造出来，但45nm工艺确已经开始应用了！它正应用在Intel45nm测试晶圆上，并获得了不错反映。如下图，Intel工程师手持已完毕制造测试晶圆，再通过切割，就可以使用了。

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　　下图是切割后产品。如图，它正是一块SRAM芯片。这块芯片存储量达到153Mbit，面积是119mm2，在1月已经出厂测试。

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　　这片测试SRAM表白，Intel完全可以在使用300mm晶圆稳定生产45nmP1266解决器，与摩尔定律预测一致。完毕这片测试芯片，对Intel在45nm工艺发展道路上又是一种重要里程碑，也在提高CPU制造技术同步提高了CPUperformance-per-watt（每瓦特性能）。由65nm和45nm成功制造和Core微架构先进设计，Intel一举甩掉了“高耗低能”帽子。

　　Intel技术与生产部门总经理Bill Holt说：“Intel成功实现65nm工艺CPU量产与45nm工艺初次制造，再一次强硬地阐明了它在芯片制造业界领先地位。Intel长时间保持在晶体管制造方面奔腾使它切实地获得了顾客一致认同。同步咱们用自己产品为将来PC提供了更高每瓦特性能，消费者也得到了更丰富使用体验”

　　45nm工艺带来直接益处是：相对此前产品提供了2倍集成度；提高了20%晶体管开关速度，或者减少5倍电流泄露（这又是晶体管性能提高带来双面技术，有助于Intel在后来产品方面选取）。这块测试芯片涉及了SRAM和有关逻辑测试电路，在它身上，Intel创造了又一种记录值得咱们记忆——10亿晶体管，同步Intel45nm工艺造就了史无前例高集成度与低功耗。

　　下图中，咱们可以欣赏到Intel已经制造出来4个SRAM芯片。

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2、45nm工艺简析

　　依照已经掌握资料和对以往性能分析，再加上对Intel研发进度考虑

　　45nm工艺也许会使用了如下新技术和新方向：

　　·变化了整个晶体管构造，使用了“三门晶体管”构造（Tri-gate Transistor）
　　·在晶体管门电路某些，使用了“高介电常数材料介电质”与“金属门电极”（High K gate Dielectric & Metal Gates）
　　·继续摸索新电子学材料以支持将来发展

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　　a、三门晶体管构造
　　如图，在这里分别列出普通单门晶体管、双门晶体管、三门晶体管

　　图中gate表达晶体管“门”，这里双门晶体管是“鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)”，是一种典型双门晶体管。第三个则是咱们要简介Intel开发三门晶体管。立体构造（3-D）晶体管不可否认地引领将来发展方向。

　　Intel很早就组织人员开始研究晶体管发展，来提高当前CMOS工艺性能。它们在近来刊登了诸多关于三门晶体管（Tri-gate Transistor）资料，表达已经成功完毕了这项工作。这次发布三门晶体管资料，显示它已整体融合了应变硅技术、“高介电常数材料介电质”与“金属门电极”，新晶体管构造和新技术加入，又一次提高了驱动电流和晶体管效率。

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　　三门晶体管就是在单个晶体管内集成三个通道，如图（三门晶体管图示与显微照片），有两个边门和一种顶门。从微观上看，三门晶体管门(gate)和发射器(emitter)和收集器被设立在了普通晶圆表面，并且她们之间互相交叉。这样就构成了一种有趣构造：门电子束截面是一种矩形，顶端和两侧都是门电极，这样一来，三门晶体管就像是反转老式晶体管树立在了晶圆上。

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　　老式晶体管架构呈现是一种二维状态，涉及1个可以控制电极和在它下面电流顺序通过此外两个电极。普通晶体管只在顶端有一种门电极，也就需要更多时间在通道上切换充电状态以变化晶体管开光状态，同步也需要更高电压。

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　　如下图，Intel告诉咱们它抱负中晶体管，是由一圈门环绕在一种很细通道绝缘层上。这样晶体管就可以有一种很高驱动电流和很高效率。而通过三门晶体管技术，理论上只需要有几束相似电波，咱们就够通过使用极限电压打开晶体管，几乎同步门会被出当前所有电波上电流所阻断。因此通过晶体管总共电流等于每个交叉点电流和。假设咱们有6个输出，其中三个发射器，三个接受器，那咱们可以得到与普通晶体管相似电流，但相似状况下所需要输入电压量却要低3倍。或者相似电压可以驱动3倍于此前电流，总体效率将提高20%，这便是三门晶体管魅力所在。

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　　在立体构造晶体管，AMD态度也很坚定。它始终倾向于使用咱们刚提到双门晶体管——“鳍式场效晶体管(Fin Field-Effect Transistor，FINFET)”，并对其布满信心。AMD表达实现自己45nm工艺可以使用诸多技术，AMD技术人员说：“当前，咱们正在与IBM合伙开发比45nm工艺领先一代新工艺技术中所使用技术，例如完全空乏型SOI、金属栅极以及立体晶体管等等。至于咱们将采用何种新技术来实现比45nm工艺领先一代CMOS，当前还不便公开，让竞争对手懂得就不好了。”

　　当前Tri-gate是Intel通过深思熟虑提出。在关于资料上咱们看到，Intel曾提出5个立体晶体管构造：DST、FINFET、Surround Gate、MBCFET、Tri-gate，最后采用了Tri-gate。

　　b、“高介电常数材料介电质”与“金属门电极”（High K gate Dielectric & Metal Gates）
　　与应变硅加速晶体管内电流速度相反，在不同晶体管之间需要更好绝缘，以避免电流泄漏问题。在90纳米工艺之前，这个问题并不严重，由于晶体管之间有较长距离。但转换到90纳米工艺之后，不同晶体管间距变得非常之短，电流泄漏现象变得异常严重。而为了抵消泄漏电流，芯片不得不规定更大供电量，导致直接后果就是芯片功耗增长。咱们可以看到，无论Intel还是AMD，90纳米工艺制造产品都没有在功耗方面体现出应有优势，而按照惯例，每次新工艺都会让同型芯片功耗减少30%左右。

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　　如图，为此Intel决定采用高K值氧化物材料来制造晶体管栅极，Intel称之为“高K门电介质”（High K gate Dielectric）。这种材料对电子泄漏阻隔效果可以达到老式材料二氧化硅10000倍，电子泄漏基本被阻断，这样就可以在绝缘层厚度减少到0.1纳米时还拥有良好电子隔绝效果。

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　　如图，晶体管门电极材料发生了很大变化：1.老式二氧化硅介电质被High K材料代替。2.老式多晶硅门电极被金属门电极代替。

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　　二氧化硅作为门和通道之间绝缘层已经显现出问题，high-K材料对电子泄漏阻隔效果比二氧化硅强多，长远来看是一种很有价值材料，high-K材料也成为摩尔定律在将来继续发展重要根据。而金属门技术则是用金属材料代替了多晶硅作为新电极，金属门技术是为了与high-K材料兼容而提出新技术，它们两将被配套使用在将来晶体管中。

　　如上图，Intel在门电极方面提出了多中解决方案，还为NMOS和PMOS提出了不同解决材料。介电质方面固然是high-K材料天下，Mid-Gap金属材料作为门电极咱们下面要做阐明，图中可以看到，表中列出了“Metal A-J 10”种Mid-Gap金属材料。

　　c、继续摸索新电子学材料以支持将来发展
　　之因此称其为电子材料学，是由于它作用范畴和服务对象是电子学。其中最成功是SiGe (硅锗)技术，它是一项技术革新，它被引入晶体管制造已有一段时间，并且获得了巨大成功，重要因素是锗在构造中配合伙用及其含量灵活调节性。

　　如下图，在应变硅技术中（图示晶体管底部紫色区域）就使用了含15%锗硅。

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　　硅器件与集成电路技术作为电子工业发展主流已经获得了巨大成功。然而随着集成电路超高速化发展，硅材料局限性开始显露。因而浮现了砷化镓集成电路，它虽然提高了电路频率，但与成熟硅工艺不兼容而受到限制。SiGe新材料浮现对运用强大而成熟硅工艺制作超高速集成电路带来了生机。SiGe材料由于禁带带隙可由Ge含量调节和易于与硅工艺兼容等长处，被广泛用于高频双极型晶体管（HBT）、MOSFET和MODFET制作。同步还扩展了硅在光电子领域应用前景。

　　再看下图，这是前面浮现过65nm工艺晶体管革新，使用了新材料NiSi化合物。其实它也是慢慢发展而来，从上图中咱们可以发现，当时材料是Co（CoSi）。

　　自对准硅化物（Salicide）工艺已经成为近期超高速CMOS逻辑大规模集成电路核心制造工艺之一。它给高性能逻辑器件制造提供了诸多好处。该工艺同步减小了源/漏电极和栅电极薄膜电阻，减少了接触电阻，并缩短了与栅有关RC延迟。此外，它也容许通过增长电路封装密度来提高器件集成度。

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　　0.35和0.25um MOS技术使用TiSi2作为原则硅化物材料。对于TiSi2担忧在于，由高电阻C49相形成低电阻C54相过程与线宽关于。

　　从0.18um技术节点到90nm技术节点，钴由于没有线宽效应，因此取代了钛。Co由高阻CoSi相形成低阻CoSi2相。

　　从65nm节点后来，镍由于有更低硅消耗和热预算，因此将会取代钴。NiSi在高温时不稳定，在低温状况时形成高阻Ni2Si。NiSi是人们需要低阻相，但是NiSi是一种中间相。在高于600℃时，低阻NiSi会转变为高阻NiSi2相。把NiSi集成到整个工艺流程中是先进65nm工艺技术巨大挑战之一。

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　　在65nm工艺制造CPU中，Intel引入了NiSi（镍化硅），将其使用在了晶体管顶部、源极和漏极，为是在制造时有更多技术优势，同步成品晶体管有更低电流阻抗，这种材料使用对Intel还是第一次。在NMOS中也是第一次使用了Si3N4（氮化硅）薄膜，经查阅这种材料是一种相称结实工业材料，高强度、高稳定性，它同步用于高频大功率晶体管，但是Intel为什么用它作为晶体管顶部材料还不清晰。在PMOS源极和漏极中，咱们又看到了熟悉SiGe。内置SiGe(锗化硅)为PMOS晶体管增长了与90nmPMOS晶体管相比高出30％压缩应力（compressive stress）。与上代产品相比，65nm晶体管技术仅仅是增强了SiGe和PMOS源区和漏极区中锗含量。

　　前面咱们说了金属门电极，提到了其中使用材料，当前做简朴阐明。在金属门极材料上选取上，除了附着力、抗氧化、防腐蚀、热稳定性、与易沉积蚀刻特性等制程上考虑外，还须理解其功函数(work function)值。具备功函数为4.6 eV附近材料，如TiN、Ta、W等，其费米能位(Fermi level)约在硅基板能隙中间，因此普通称为Mid-Gap金属材料。由于其调节PMOS 与NMOSVth值具备对称效果，因此成为研究重点，如图。

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　　再如下图，它反映了近期Intel研究新材料所构成组合材料方案，图中显示是4种方案电子迁移率下降曲线，这也是一种老问题了。虚线是普遍电子迁移率变化，咱们可以看到“high-K+Mid-Gap TiN+应变硅”这种方案体现突出，这也是Intel在IEDM上展示研究成果。

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　　结合这一组合材料方案，IEDM同步展示尚有Intel另一种晶体管整体制造方案，如图。Poly表达多材料，应变硅还在起作用，由high-K材料担任门和通道之间绝缘层，Mid-Gap材料作为金属门电路材料，下图示为TiN或HfO2。

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　　在通过了如上努力后，Intel新材料基本研制成功，新材料组合——high-K材料+金属门极不但提高了晶体管性能，其电子迁移率也赶上了老式材料组合——SiO2+多晶硅，如下图。

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　　AMD同步在高性能晶体管方面努力着。新材料方面，在AMD双栅极晶体管技术论文中提到了“作为沟道厚6nm～9nm硅上，覆盖了一层厚1nm～1.3nm栅绝缘膜--含氮二氧化硅（SiO2 with N2）。然后又用栅长20nmNiSi金属栅极覆盖了硅三个面。”固然咱们这里只是节选了一小某些材料，AMD作为晶体管技术重要一员，其涉及材料研究还远不止这些。AMD还筹划用高K值金属硅酸盐(metal-silicate)绝缘材料取代当前二氧化硅，这样将使得泄漏电流下降100倍，这属于high-K材料范畴。

　　近来还得到消息：飞思卡尔在砷化镓MOSFET研究方面获得重要进展。飞思卡尔微波与混合信号技术实验室主管Karl Johnson简介说，这项进展可以用于制造“第一种可用基于砷化镓MOSFET”，届时其电子迁移率大概是硅20倍。Johnson表达，该方案也可以用于生产基于铟化合物，从而获得更快迁移率——大概是硅40倍。

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　　正在进行研发和技术成熟材料有砷化镓、锑化铟等。它们都属于III-V族半导体材料，这些材料运用了元素周期表中第三列和第五列原子互补特点。飞思卡尔研究人员说：“这开创了许多令人激动也许性。” 所谓III-V族化合物半导体，是指元素周期表中III族与V族元素相结合生成化合物半导体。如上图：III-V族化学元素在元素周期表中位置。由于它原材料和结晶生成成本高，与硅相比价格也就相对较高。但另一方面，其长处为具备可以发出激光等当前硅所没有特性。

四，摩尔定律与将来展望

1、某些前瞻性信息
　　量子井晶体管研究有突破。Intel与QinetiQ公司日前宣布，她们在基于锑化铟(InSb)技术量子井(quantum-well)晶体管预研领域获得重大突破，有望将摩尔定律(Moore's Law)效用拓展到下一种十年