半导体的生产工艺流程模板.doc

半导体生产工艺步骤半导体制程- 微机电制作技术，尤其是最大宗以硅半导体为基础微细加工技术(silicon- based micromachining)，原本就肇源于半导体组件制程技术，所以必需先介绍清楚这类制程，以免沦于夏虫语冰窘态。 一、洁净室 通常机械加工是不需要洁净室(clean room)，因为加工分辨率在数十微米以上，远比日常环境微尘颗粒为大。但进入半导体组件或微细加工世界，空间单位全部是以微米计算，所以微尘颗粒沾附在制作半导体组件晶圆上，便有可能影响到其上精密导线布局样式，造成电性短路或断路严重后果。 为此，全部半导体制程设备，全部必需安置在隔绝粉尘进入密闭空间中，这就是洁净室来由。洁净室洁净等级，有一公认标准，以class 10为例，意谓在单位立方英呎洁净室空间内，平均只有粒径0.5微米以上粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵(参见图2-1)。 为营造洁净室环境，有专业建造厂家，及其相关技术和使用管理措施以下： 1、内部要保持大于一大气压环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网空气源源不绝地打入洁净室中。 2、为保持温度和湿度恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。 3、全部气流方向均由上往下为主，尽可能降低突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞机会和时间减至最低程度。 4、全部建材均以不易产生静电吸附材质为主。 5、全部些人事物进出，全部必需经过空气吹浴 (air shower) 程序，将表面粉尘先行去除。 6、人体及衣物毛屑是一项关键粉尘起源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需和外界隔绝接触 (在次微米制程技术工厂内，工作人员几乎穿戴得像航天员一样。) 当然，化妆是在禁绝之内，铅笔等也严禁使用。 7、除了空气外，水使用也只能限用去离子水 (DI water, de-ionized water)。一则预防水中粉粒污染晶圆，二则预防水中重金属离子，如钾、钠离子污染金氧半 (MOS) 晶体管结构之带电载子信道 (carrier channel)，影响半导体组件工作特征。去离子水以电阻率 (resistivity) 来定义好坏，通常要求至17.5M-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、和UV紫外线杀菌等重重关卡，才能放行使用。因为去离子水是最好溶剂和清洁剂，其在半导体工业之使用量极为惊人！ 8、洁净室全部用得到气源，包含吹干晶圆及机台空压所需要，全部得使用氮气 (98%)，吹干晶圆氮气甚至要求99.8%以上高纯氮！ 以上八点说明是最基础要求，另还有污水处理、废气排放环境保护问题，再再需要大笔大笔建造和维护费用! 二、晶圆制作 硅晶圆 (silicon wafer) 是一切集成电路芯片制作母材。既然说到晶体，显然是经过纯炼和结晶程序。现在晶体化制程，大多是采柴可拉斯基(Czycrasky) 拉晶法 (CZ法)。拉晶时，将特定晶向 (orientation) 晶种 (seed)，浸入过饱和纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依据晶种晶向，乖乖地一层层成长上去，而得出所谓晶棒 (ingot)。晶棒阻值假如太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 再结晶 (re-crystallization)，将杂质逐出，提升纯度和阻值。 辅拉出晶棒，外缘像椰子树干般，外径不甚一致，需给予机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 所在，磨出该平面；再以内刃环锯，削下一片片硅晶圆。最终经过粗磨 (lapping)、化学蚀平 (chemical etching) 和拋光 (polishing) 等程序，得出具表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度，和其外径相关。) 刚才题及晶向，和硅晶体原子结构相关。硅晶体结构是所谓钻石结构(diamond-structure)，系由两组面心结构 (FCC)，相距 (1/4,1/4,1/4) 晶格常数 (lattice constant；即立方晶格边长) 叠合而成。我们依米勒指针法 (Miller index)，可定义出诸如 ：100、111、110 等晶面。所以晶圆也因之有 100、111、110等之分野。相关常见硅晶圆之切边方向等信息，请参考图2-2。 现今半导体业所使用之硅晶圆，大多以 100 硅晶圆为主。其可依导电杂质之种类，再分为p型 (周期表III族) 和n型 (周期表V族)。因为硅晶外貌完全相同，晶圆制造厂所以在制作过程中，加工了供辨识记号：亦即以是否有次要切面 (secondary flat) 来分辨。该次切面和主切面垂直，p型晶圆有之，而n型则阙如。 100硅晶圆循平行或垂直主切面方向而断裂整齐特征，所以很轻易切成矩形碎块，这是早期晶圆切割时，可用刮晶机 (scriber) 原因 (它并无真正切断芯片，而只在表面刮出裂痕，再加以外力而整齐断开之。)实际上，硅晶自然断裂面是111，所以即使得到矩形碎芯片，但断裂面却不和100晶面垂直！ 以下是订购硅晶圆时，所需说明规格：项目 说明 晶面 100、111、110 1o 外径(吋) 3 4 5 6 厚度(微米) 300450 450600 550650 600750(25) 杂质 p型、n型 阻值(-cm) 0.01 (低阻值) 100 (高阻值) 制作方法 CZ、FZ (高阻值) 拋光面 单面、双面 平坦度(埃) 300 3,000 三、半导体制程设备 半导体制程概分为三类：(1)薄膜成长，(2)微影罩幕，(3)蚀刻成型。设备也跟着分为四类：(a)高温炉管，(b)微影机台，(c)化学清洗蚀刻台，(d)电浆真空腔室。其中(a)(c)机台依序对应(1)(3)制程，而新近发展第(d)项机台，则分别应用于制程(1)和(3)。 因为坊间不乏介绍半导体制程及设备汉字书籍，故本文不刻意锦上添花，谨就笔者认为较有趣见解，描绘一二！ (一)氧化（炉）（Oxidation） 对硅半导体而言，只要在高于或等于1050炉管中，图2-3所表示，通入氧气或水汽，自然能够将硅晶表面给予氧化，生长所谓干氧层(dryz/gate oxide)或湿氧层(wet /field oxide)，看成电子组件电性绝缘或制程掩膜之用。氧化是半导体制程中，最洁净、单纯一个；这也是硅晶材料能够取得优势特征之一（她种半导体，如砷化镓 GaAs，便无法用此法成长绝缘层，因为在550左右，砷化镓已解离释放出砷！）硅氧化层耐得住850 1050后续制程环境，系因为该氧化层是在前述更高温度成长；不过每生长出1 微米厚氧化层，硅晶表面也要消耗掉0.44微米厚度。 以下是氧化制程部分关键点： （1）氧化层成长速率不是一直维持恒定趋势，制程时间和成长厚度之反复性是较为关键之考量。 （2）后长氧化层会穿透先前长氧化层而堆积于上；换言之，氧化所需之氧或水汽，势必也要穿透先前成长氧化层到硅质层。故要生长更厚氧化层，碰到阻碍也越大。通常而言，极少成长2微米厚以上之氧化层。 （3）干氧层关键用于制作金氧半（MOS）晶体管载子信道（channel）；而湿氧层则用于其它较不严格讲究电性阻绝或制程罩幕（masking）。前者厚度远小于后者，1000 1500埃已然足够。 （4）对不一样晶面走向晶圆而言，氧化速率有异：通常在相同成长温度、条件、立即间下，111厚度110厚度100厚度。 （5）导电性佳硅晶氧化速率较快。 （6）适度加入氯化氢（HCl）氧化层质地较佳；但因轻易腐蚀管路，已渐少用。 （7）氧化层厚度量测，可分破坏性和非破坏性两类。前者是在光阻定义阻绝下，泡入缓冲过氢氟酸（BOE，Buffered Oxide Etch，系 HF和NH4F以1：6百分比混合而成腐蚀剂）将显露出来氧化层去除，露出不沾水硅晶表面，然后去掉光阻，利用表面深浅量测仪（surface profiler or alpha step），得到有没有氧化层之高度差，即其厚度。 （8）非破坏性测厚法，以椭偏仪 (ellipsometer) 或是毫微仪（nano-spec）最为普遍布正确，前者能同时输出折射率(refractive index；用以评定薄膜品质之好坏)及起始厚度b和跳阶厚度a (总厚度 t = ma + b)，实际厚度 (需确定m之整数值)，仍需和制程经验配合以判读之。后者则还必需事先知道折射率来反推厚度值。 （9）不一样厚度氧化层会显现不一样颜色，且有埃左右厚度即循环一次特征。有经验者也可单凭颜色而判定出大约氧化层厚度。不过若超出1.5微米以上厚度时，氧化层颜色便渐不显著。 (二)扩散(炉) (diffusion) 1、扩散搀杂 半导体材料可搀杂n型或p型导电杂质来调变阻值，却不影响其机械物理性质特点，是深入发明出p-n接合面（p-n junction）、二极管（diode）、晶体管（transistor）、以至于大千婆娑之集成电路（IC）世界之基础。而扩散是达成导电杂质搀染早期关键制程。 众所周知，扩散即大自然之输送现象 (transport phenomena)；质量传输(mass transfer)、热传输(heat transfer)、和动量传输 (momentum transfer；即摩擦拖曳) 皆是其实然三种已知现象。本杂质扩散即属于质量传输之一个，唯需要在850oC以上高温环境下，效应才够显著。 因为是扩散现象，杂质浓度C （concentration；每单位体积含有多少数目标导电杂质或载子）服从扩散方程式以下： 这是一条拋物线型偏微分方程式，同时和扩散时间t及扩散深度x相关。换言之，在某扩散瞬间 (t固定)，杂质浓度会由最高浓度表面位置，往深度方向作递减改变，而形成一随深度x改变浓度曲线；其次，这条浓度曲线，却又伴随扩散时间之增加而改变样式，往时间无穷大时，平坦一致扩散浓度分布前进！ 既然是扩散微分方程式，不一样边界条件（boundary conditions）施予，会产生不一样之浓度分布外形。固定表面浓度 (constant surface concentration) 和固定表面搀杂量 (constant surface dosage)，是两种常被讨论含有解析正确解扩散边界条件(参见图2-4)： 2、前扩散 (pre-deposition) 第一个定浓度边界条件浓度解析解是所谓互补误差函数(complementary error function)，其对应之扩散步骤称为前扩散，即我们通常了解之扩散制程；当高温炉管升至工作温度后，把待扩散晶圆推入炉中，然后开始释放扩散源 (p型扩散源通常是固体呈晶圆状之氮化硼【boron-nitride】芯片，n型则为液态POCl3之加热蒸气) 进行扩散。其浓度剖面外形之特征是杂质集中在表面，表面浓度最高，并随深度快速减低，或是说表面浓度梯度 (gradient) 值极高。 3、后驱入 (post drive-in) 第二种定搀杂量边界条件，含有高斯分布 (Gaussian distribution) 浓度解析解。对应之扩散处理程序叫做后驱入，即通常之高温退火程序；基础上只维持炉管驱入工作温度，扩散源却不再释放。或问曰：定搀杂量起始边界条件自何而来？答案是前扩散制程之结果；盖先前前扩散制作出之杂质浓度集中于表面，可近似一定搀杂量边界条件也！ 至于为何扩散要分成此二类步骤，当然不是为了投数学解析之所好，而是因应阻值调变之需求。原来前扩散杂质植入剂量很快达成饱和，即使拉长前扩散时间，也无法大幅增加杂质植入剂量，换言之，电性上之电阻率 (resistivity) 特征很快趋稳定；但后驱入使表面浓度及梯度减低(因杂质由表面往深处扩散)，却又营造出再一次前扩散来增加杂质植入剂量机会。所以，借着数次反复前扩散和后驱入，既能调变电性上之电阻率特征，又可改变杂质电阻之有效截面积，故依大家熟知之电阻公式 ； 其中 是电阻长度可设计出所需导电区域之扩散程序。 4、扩散之其它关键点，简述以下： (1)扩散制程有批次制作、成本低廉好处，但在扩散区域之边缘所在，有侧向扩散误差，故限制其在次微米 (sub-micron) 制程上之应用。 (2)扩散以后阻值量测，通常以四探针法（four-point probe method）行之，示意参见图2-5。现在市面已经有多个商用机台可供选购。 (3)扩散所需之图形定义（pattern）及遮掩（masking），通常以氧化层（oxide）充之，以抵挡高温之环境。一微米厚之氧化层，已足敷通常扩散制程之所需。 (二)微影(Photo-Lithography) 1、正负光阻 微影光蚀刻术起源于摄影制版技术。自1970年起，才大量使用于半导体制程之图形转写复制。原理即利用对紫外线敏感之聚合物，或所谓光阻（photo-resist）之受曝照是否，来定义该光阻在显影液（developer）中是否被蚀除，而最终留下和遮掩罩幕，即光罩（mask）相同或明暗互补之图形；相同者称之正光阻(positive resist)，明暗互补者称之负光阻(negative resist)，图2-6所表示。通常而言，正光阻，如AZ-1350、AZ-5214、FD-6400L等，其分辨率及边缘垂直度均佳，但易变质，储存期限也较短 (约六个月到十二个月之间)，常见于学术或研发单位；而负光阻之边缘垂直度较差，但可储存较久，常为半导体业界所使用。 2、光罩 前段述及光罩制作，是微影之关键技术。其制作方法经几十年之演进，已由分辨率差缩影机 (由数百倍大红胶纸【rubby-lith】图样缩影) 技术，改良为直接以计算机辅助设计制造（CAD/CAM）软件控制雷射束（laser-beam）或电子束（E-beam）书写机，在具光阻之石英玻璃板上进行书写 (曝光)，分辨率 (最小线宽) 也改善到微米等级。 因为激光打印机分辨率越来越好，未来一些线宽较粗光罩可望直接以打印机出图。举例而言，3386dpi出图机，最小线宽约为七微米。 3、对准机 / 步进机 在学术或研发单位中之电路布局较为简易，一套电路布局可全部写在一片光罩中，或甚至多反复制。加上使用之硅晶圆尺寸较小，配合使用之光罩原来就不大。所以搭配使用之硅晶圆曝光机台为通常光罩对准机(mask aligner，图2-7)。换言之，一片晶圆只需一次对准曝光，便可进行以后显影及烤干程序。但在业界中，使用晶圆大得多，我们不可能任意造出7吋或9吋大小光罩来进行对准曝光：一来电子束书写机在制备这么大光罩时，会耗损巨量时间，极不划算；二来，大面积光罩进行光蚀刻曝光前和晶圆之对准，要因应大面积精密定位及防震等问题，极为棘手！所以工业界多采取步进机（stepper）进行对准曝光；也就是说，即使晶圆大到6或8吋，但光罩大小还是小小12吋见方，一则光罩制备快速，二则小面积对准问题也比较少；只是要曝满整片晶圆，要花上数十次对准曝光移位反复动作。但即便如此，因每次对准曝光移位仅费时1秒左右，故一片晶圆总曝光时间仍控制在1分钟以内，而保持了工厂高投片率 (high through-put；即单位时间内完成制作之硅芯片数。） 图2-7 双面对准曝光对准系统(国科会北区微机电系统研究中心)。 4、光阻涂布 晶圆上微米厚度等级光阻，是采取旋转离心（spin-coating）方法涂布上去。光阻涂布机图2-8所表示。其经典程序包含： (1)晶圆表面前处理 (pre-baking)：即在150C下烘烤一段时间。若表面无氧化层，要另外先上助粘剂 (primer)，如HMDS，再降回室温。换言之，芯片表面在涂敷光阻前要确保是亲水性（hydrophilic）。 (2)送晶圆上真空吸附转台，注入（dispensing）光阻，开始由低转速甩出多出光阻并均布之，接着以转速数千rpm，减薄光阻至所需厚度。 (3)将晶圆表层光阻稍事烤干定型，预防沾粘。但不可过干过硬，而妨碍后续曝光显影。 通常光阻涂布机涂布结果是厚度不均。尤其在晶圆边缘部份，可能厚达其它较均匀部份光阻3倍以上。另外，为了确保光阻全然涂布到整片晶圆，通常注入光阻剂量，是真正涂布粘着在晶圆上之数十甚至数百倍，极其可惜；因为甩到晶圆外光阻中有机溶剂快速挥发逸散，成份大变，不能回收再使用。 5、厚光阻 德国Karl-Suss企业开发了一个新型光阻涂布机，称为GYRSET?，图2-9所表示，其卖点在于强调可降低二分之一光阻用量，且得出更均厚光阻分布。其原理极为单纯：只是在真空转台上加装了跟着同时旋转盖子。如此一来，等于强迫晶圆和盖子之间空气跟着旋转，那么光阻上便无高转速差粘性旋转拖曳作用。故光阻在被涂布时，其和周遭流体之相对运动并不显著，只是离心彻体力效果，使光阻稳定地、且是呈同心圆状地向外涂布。 依据实际使用显示，GYRSET?只需通常涂布机55%光阻用量。另外，其也可应用于厚光阻之涂布 (厚度自数微米至数百微米不等)。受涂基板也可由晶圆改为任意工作外型，而不会造成边缘一大部份面积厚度不均花花外貌。 注 厚光阻是新近发展出来，供微机电研究使用材料，如IBMSU-8系列光阻，厚度由数微米至100微米不等，以GYRSET?涂布后，经过严格烘干程序，再以紫外线或准分子雷射 (excimer laser) 进行曝光显影后，所得到较深遂凹状图案，可供深入精密电铸 (electro-forming) 金属微结组成长填塞。这种加工程序又称为仿LIGA制程 (poor mans LIGA)，即异步X光之深刻模造术。 (三)蚀刻(Etching) 蚀刻机制，按发生次序可概分为反应物靠近表面、表面氧化、表面反应、生成物离开表面等过程。所以整个蚀刻，包含反应物靠近、生成物离开扩散效应，和化学反应两部份。整个蚀刻时间，等于是扩散和化学反应两部份所费时间总和。二者之中孰者费时较长，整个蚀刻之快慢也卡在该者，故有所谓reaction limited和diffusion limited两类蚀刻之分。 1、湿蚀刻 最普遍、也是设备成本最低蚀刻方法，其设备图2-10所表示。其影响被蚀刻物之蚀刻速率 (etching rate) 原因有三：蚀刻液浓度、蚀刻液温度、及搅拌 (stirring) 之有没有。定性而言，增加蚀刻温度和加入搅拌，均能有效提升蚀刻速率；但浓度之影响则较不明确。举例来说，以49%HF蚀刻SiO2，当然比BOE (Buffered-Oxide- Etch；HF：NH4F =1：6) 快多；但40%KOH蚀刻Si速率却比20%KOH慢！ 湿蚀刻配方选择是一项化学专业，对于通常不是这方面研究人员，必需向该化学专业同侪请教。一个选择湿蚀刻配方关键观念是选择性(selectivity)，意指进行蚀刻时，对被蚀物去除速度和连带对其它材质 (如蚀刻掩膜；etching mask， 或承载被加工薄膜之基板；substrate ) 腐蚀速度之比值。一个含有高选择性蚀刻系统，应该只对被加工薄膜有腐蚀作用，而不伤及一旁之蚀刻掩膜或其下基板材料。 (1)等向性蚀刻 (isotropic etching) 大部份湿蚀刻液均是等向性，换言之，对蚀刻接触点之任何方向腐蚀速度并无显著差异。故一旦定义好蚀刻掩膜图案，暴露出来区域，便是往下腐蚀所在；只要蚀刻配方具高选择性，便应该止于所该止之深度。 然而有鉴于任何被蚀薄膜皆有其厚度，当其被蚀出某深度时，蚀刻掩膜图案边缘部位渐和蚀刻液接触，故蚀刻液也开始对蚀刻掩膜图案边缘底部，进行蚀掏，这就是所谓下切或侧向侵蚀现象 (undercut)。该现象造成图案侧向误差和被蚀薄膜厚度同数量级，换言之，湿蚀刻技术因之而无法应用在类似次微米线宽精密制程技术！ (2)非等向性蚀刻 (anisotropic etching) 先前题到之湿蚀刻选择性观念，是以不一样材料之受蚀快慢程度来说明。然而自1970年代起，在诸如Journal of Electro-Chemical Society等期刊中，发表了很多相关碱性或有机溶液腐蚀单晶硅文章，其特点是不一样硅晶面腐蚀速率相差极大，尤其是方向，足足比或是方向腐蚀速率小一到两个数量级！所以，腐蚀速率最慢晶面，往往便是腐蚀后留下特定面。 这部份将在体型微细加工时再详述。 2、干蚀刻 干蚀刻是一类较新型，但快速为半导体工业所采取技术。其利用电浆 (plasma) 来进行半导体薄膜材料蚀刻加工。其中电浆必需在真空度约10至0.001 Torr 环境下，才有可能被激发出来；而干蚀刻采取气体，或轰击质量颇巨，或化学活性极高，均能达成蚀刻目标。 干蚀刻基础上包含离子轰击(ion-bombardment)和化学反应(chemical reaction) 两部份蚀刻机制。偏离子轰击效应者使用氩气(argon)，加工出来之边缘侧向侵蚀现象极微。而偏化学反应效应者则采氟系或氯系气体(如四氟化碳CF4)，经激发出来电浆，即带有氟或氯之离子团，可快速和芯片表面材质反应。 干蚀刻法可直接利用光阻作蚀刻之阻绝遮幕，无须另行成长阻绝遮幕之半导体材料。而其最关键优点，能兼顾边缘侧向侵蚀现象极微和高蚀刻率两种优点，换言之，本技术中所谓活性离子蚀刻(reactive ion etch；RIE) 已足敷次微米线宽制程技术要求，而正被大量使用中。 (四)离子植入 (Ion Implantation) 在扩散制程末尾描述中，曾题及扩散区域之边缘所在，有侧向扩散误差，故限制其在次微米制程上之应用。但诚如干蚀法补足湿蚀法在次微米制程能力不足一样，此地另有离子植入法，来进行图案更精细，浓度更为稀少正确杂值搀入。 离子植入法是将III族或IV族之杂质，以离子型式，经加速后冲击进入晶圆表面，经过一段距离后，大部份停于离晶圆表面0.1微米左右之深度 (视加速能量而定)，故最高浓度地方，不似热扩散法在表面上。不过因为深度很浅，通常还是简单认定大部份离子是搀杂在表面上，然后深入利用驱入（drive-in）来调整浓度分布，并对离子撞击过区域，进行结构之修补。基础上，其为一低温制程，故可直接用光阻来定义植入区域。 (五)化学气相沉积 (Chemical Vapor Deposition；CVD) 到现在为止，只谈到以高温炉管来进行二氧化硅层之成长。至于其它如多晶硅 (poly-silicon)、氮化硅 (silicon-nitride)、钨或铜金属等薄膜材料，要怎样成长堆栈至硅晶圆上？ 基础上仍是采取高温炉管，只是因着不一样化学沉积过程，有着不一样之工作温度、压力和反应气体，统称为化学气相沉积。 既是化学反应，故免不了质量传输和化学反应两部份机制。因为化学反应随温度呈指数函数之改变，故当高温时，快速完成化学反应。换言之，整体沉积速率卡在质量传输 (diffusion-limited)；而此部份实际上随温度之改变，不像化学反应般敏感。所以对于化学气相沉积来说，图2-11所表示，提升制程温度，轻易掌握沉积速率或制程之反复性。 然而高制程温度有几项缺点： 高温制程环境所需电力成本较高。 安排次序较后面制程温度若高于前者，可能破坏已沉积之材料。 高温成长之薄膜，冷却至常温后，会产生因各基板和薄膜间热胀缩程度不一样之残留应力 (residual stress)。 所以，低制程温度仍是化学气相沉积追求目标之一，惟如此一来，在制程技术上面临之问题及难度也跟着提升。 以下，按着化学气相沉积研发历程，分别介绍常压化学气相沉积、低压化学气相沉积、及电浆辅助化学气相沉积： 1、常压化学气相沉积 (Atmospheric Pressure CVD；APCVD) 最早研发CVD系统，顾名思义是在一大气压环境下操作，设备外貌也和氧化炉管相类似。欲成长之材料化学蒸气自炉管上游均匀流向硅晶，至于何以会沉积在硅晶表面，可简单地以边界层 (boundary layer) 理论作定性说明： 当具黏性之化学蒸气水平吹拂过硅芯片时，硅芯片和炉管壁一样，全部是固体边界，因着靠近芯片表面约1mm边界层内速度之大量改变(由边界层外缘之蒸气速度减低到芯片表面之0速度)，会施予一拖曳外力，拖住化学蒸气分子；同时因硅芯片表面温度高于边界层外缘之蒸气温度，芯片将释出热量，来供给被拖住之化学蒸气分子在芯片表面完成薄膜材质解离析出之所需能量。所以基础上，化学气相沉积就是大自然输送现象(transport phenomena) 应用。 常压化学气相沉积速度颇快，但成长薄膜质地较为松散。另外若晶圆不采水平摆放方法 (太费空间)，薄膜之厚度均匀性 (thickness uniformity)不佳。 2、低压化学气相沉积 (Low Pressure CVD；LPCVD) 为进行50片或更多晶圆之批次量产，炉管内之晶圆势必需垂直密集地竖放于晶舟上，这显著衍生沉积薄膜之厚度均匀性问题；因为平板边界层问题假设已不适宜，化学蒸气在经过第一片晶圆后，黏性流场立即进入分离 (separation) 状态，逆压力梯度 (reversed pressure gradient) 会将下游化学蒸气带回上游，而一团混乱。 在晶圆竖放于晶舟已不可免之情况下，降低化学蒸气之环境压力，是一个处理厚度均匀性可行之道。原来依定义黏性流特征之雷诺数 观察，动力黏滞系数随降压而变小，如此一来雷诺数激增，而使化学蒸气流动由层流 (laminar flow) 进入紊流 (turbulent flow)。有趣是紊流不易分离，换言之，其为一乱中有序之流动，故尽管化学蒸气变得稀薄，使沉积速度变慢，但其经过数十片重重晶圆后，仍无分离逆流现象，而保有厚度均匀，甚至质地致密优点。以800oC、1 Torr成长之LPCVD氮化硅薄膜而言，其质地极为坚硬耐磨，也极适合蚀刻掩膜之用 (沉积速度约20分钟0.1微米厚。) 3、电浆辅助化学气相沉积 (Plasma Enhanced CVD；PECVD) 尽管LPCVD已处理厚度均匀问题，但温度仍太高，沉积速度也不够快。为了先降低沉积温度，必需寻求另一能量起源，供化学沉积之用。因为低压对于厚度均匀性必需性，开发低压环境之电浆能量辅助 (电浆只能存在于100.001 Torr 下)，恰好补足低温环境下供能不足毛病，甚至于辅助之电浆能量效应还高于温度之所施予，而使沉积速率高过LPCVD。以350oC、1 Torr成长之PECVD氮化硅薄膜而言，其耐磨之质地适合IC最终切割包装 (packaging) 前之保护层 (passivation layer) 使用 (沉积速度约5分钟0.1微米厚。) PECVD 和 RIE 两机台之运作原理极为相同，前者用电浆来辅助沉积，后者用电浆去实施蚀刻。不一样之处于于使用不一样电浆气源，工作压力和温度也不相同。 (六)金属镀膜 (Metal Deposition) 又称物理镀膜 (Physical Vapor Deposition；PVD)，依原理分为蒸镀(evaporation) 和溅镀 (sputtering) 两种。PVD基础上全部需要抽真空：前者在10-610-7Torr环境中蒸着金属；后者则须在激发电浆前，将气室内残余空气抽除，也是要抽到10-6 10-7Torr程度。 通常机械式抽气帮浦，只能抽到10-3Torr真空度，以后须再串接高真空帮浦 (机械式帮浦看成接触大气前级帮浦)，如：扩散式帮浦 (diffusion pump)、涡轮式帮浦 (turbo pump)、或致冷式帮浦 (cryogenic pump)，才能达成10-6 10-7Torr真空程度。当然，不一样真空帮浦规范牵涉到不一样原理之压力计、管路设计、和价格。 1、蒸镀 蒸镀就加热方法差异，分为电阻式 (thermal coater) 和电子枪式 (E-gun evaporator) 两类机台。前者在原理上较轻易，就是直接将准备熔融蒸发金属以线材方法挂在加热钨丝上，一旦受热熔融，因液体表面张力之故，会攀附在加热钨丝上，然后渐渐蒸着至四面 (包含晶圆)。因加热钨丝耐热能力和供金属熔液攀附空间有限，仅用于低熔点金属镀着，如铝，且蒸着厚度有限。 电子枪式蒸镀机则是利用电子束进行加热，熔融蒸发金属颗粒全摆在石墨或钨质坩埚 (crucible) 中。待金属蒸气压超出临界程度，也开始渐渐蒸着至四面 (包含晶圆)。电子枪式蒸镀机可蒸着熔点较高金属，厚度也比较不受限制。 蒸镀法基础上有所谓阶梯覆披 (step coverage) 不佳缺点，图2-12所表示。也就是说在起伏较猛烈表面，蒸着金属有断裂不连续之虞。另外，多片晶圆大面积镀着也存在厚度均匀问题。为此，芯片之承载台加上公自转机构，便用于上述两问题之改善。 2、溅镀 溅镀虽是物理镀膜方法，但和蒸发毫无关系。就如同将石头丢入一滩泥沼中，会喷溅出很多泥浆般，溅镀利用氩气电浆，高速冲击受镀靶材 (target)，所以将靶材表面周围材质喷溅出来，落至晶圆之上。因为靶材是一整面而不是一点接收轰击，所以喷溅出来材质，也有可能填塞到芯片表面阶梯死角部位，而比较没有断线不连续或所谓阶梯披覆问题。 溅镀也依电浆受激之能量源不一样，分为直流 (DC) 和射频 (RF) 两种。基础上，两种溅镀机全部可镀着金属薄膜。但后者尤其能够针对非金属薄膜，如压电(piezoelectric) 或磁性材料，含有绝缘、熔点高、成份复杂、对堆栈方法相当敏感等智能型薄膜之镀着特征。 3、金属薄膜图形定义 利用光蚀术定义妥之光阻，泡入合适酸液中，可蚀出金属线路，此和蒸镀抑或溅镀并无关连。然而部份金属蚀液是碱液，如铬，早期常见赤血盐-氢氧化钾溶液来定义图案，直接用光阻遮掩会失败 (还没蚀到底，光阻已经溶散了！)，所以必需多蒸着一层金，间接以碘化钾-碘溶液定义出金之图案后，再以金之图案来作掩膜，进行铬腐蚀 (如此之繁复，常使初学者晕头转向，现在已经有铬金属蚀洗液，如CR-7)。 另一个令人更扰人问题在于：酸液有侧向侵蚀现象，所以无法制作出次微米之金属线。通常业界已使用垂直度极佳，然而价格极昂之干蚀刻机来处理这个问题 (价昂是因为要用到含氯之反应气体，全部管路全部要考虑防腐蚀)。但学术研发单位，在没有干蚀刻机情况下，一样能够作出次微米之金属线，这个方法称为金属剥离或举离法(lift-off)。 今图2-13所表示，调整芯片镀金属和上光阻次序：首先旋敷光阻，以光蚀术将欲镀着金属线路之区域开出窗口 (该光罩恰和酸液蚀刻光罩明暗相反)，再进行金属镀着工作。此时，大部份金属可能全部镀着在光阻上。所以金属镀着后，只要将芯片浸入丙酮，在光阻遭有机溶剂溶散之际，其上之金属也跟着被抬离芯片，而只留下没有光阻，也就是原来设计之金属线路。 不过，金属剥离也不是完全没缺点： 1、金属蒸镀，会对芯片产生加温效果，若蒸镀时间较长或厚度较高，有可能烤干光阻，而在最终泡丙酮时，无法掀离金属。 2、光阻开窗时，或多或少会留下部分显影不完全部份，所以在金属镀着时，并不确保芯片受镀面之清洁状态良好。 3、 图2-13 金属蒸镀举离法：(a)光阻曝光 (b)显影 (c)金属蒸镀 (d)举离，留下金属线路。 光阻边缘必需确保垂直或甚至有侧凹 (也是undercut) 特征，方便金属举离时，不会发生藕断丝连现象。