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1.数字电路基础知识1.1掌握数字电路的基本概念1.2掌握数制和码制1.3掌握半导体器件的开关特性1.4掌握三种基本逻辑关系及其表达方式12集成逻辑门电路2.1掌握TTL集成逻辑门电路的组成和特性2.2掌握MOS集成逻辑门电路的组成和特性23数字基础及逻辑函数化简3.1掌握逻辑代数基本运算关系3.2了解逻辑代数的基本公式和定理3.3了解逻辑函数的建立和四种表达方法及其相互转换3.4了解逻辑函数的最小项和最大项及标准与或式3.5了解逻辑函数的代数化简方法3.6了解逻辑函数的卡诺图画法、填写及化简方法34集成组合逻辑函数电路4.1掌握组合逻辑电路输入输出的特点4.2了解组合逻辑电路的分析、设计方法及步骤4.3掌握编码器、译码器、数选器、显示器、存储器、可编程逻辑阵列的原理和应用45触发器5.1了解RS、JK、D、T触发器的逻辑功能、电路结构及工作原理5.2了解RS、D、JK、T触发器的触发方式、状态转换图（时序图）5.3了解各种触发器逻辑功能的转换5.4了解CMOS触发器结构和工作原理56时序逻辑电路6.1掌握时序逻辑电路的特点及组成6.2了解时序逻辑电路的分析步骤和方法，计数器的状态转换表、状态转换图和时序图的画法；触发器方式不同时对不同功能计数器的应用连接6.3掌握计数器的基本概念、功能及分类66时序逻辑电路6.4了解二进制计数器（同步和异步）逻辑电路的分析6.5了解寄存器和移位寄存器的结构、功能和简单应用6.6了解计数型和移位寄存器型顺序脉冲发生器的结构、功能和分析应用77脉冲波形的产生7.1了解TTL与非门多谐振荡器、单稳态触发器、施密特触发器的结构、工作原理、参数计算和应用7.2555定时器结构、原理和应用88数模和模数转换8.1了解逐次逼近和双积分模数转换工作原理；R-2R网络数模转换工作原理；模数和数模转换器的应用场合8.2掌握典型集成数模和模数转换器的结构8.3了解采样工作原理9 数制与数制与编码编码数制数制:二进制数B,八进制数O和十六进制数H一位八进制数与三位二进制数,一位十六进制数与四位二进制数一一对应数制间转换编码编码:BCD码有8421BCD码,2421BCD码和余3码等不同BCD码与十进制数关系非BCD码有格雷码等返回10不同BCD码与十进制数对应关系几种常用几种常用BCD码码 表表1-2 几种常用几种常用BCD码码十进制数8421码2421码余3码余3循环码5211码000000000001100100000100010001010001100001200100010010101110100300110011011001010101401000100011101000111501011011100011001000601101100100111011001701111101101011111100810001110101111101101910011111110010101111返回编码返回数字基础11半导体开关特性数字电路中半导体器件都作为开关应用,分析电路时用开关状态替代有二极管、三极管和MOS管开关从关断到导通所需时间称为导通时间ton从导通到关断所需时间称为关断时间toffvItOOtiDVF-VRIF-IRtontoffVCCRCRBiBiCvI+-vOTiCICSvIOOVIHVILtttontoffiD+-vIRD返回12二极管开关特性ton加正向电压到电流上升到0.9IFtoff加反向电压到电流回到反向饱和电流开关时间=ton+toff主要是toff(ns)vItOOtiDVF-VRIF-IRtontoff+-vIRD返回13三极管开关特性Vbe小于等于零时ToffIb大于等于IbS时TonTon:VI由VIL变为VIH,IC上升到0.9ICSToff:VI由VIH变为VIL,IC下降到0.1ICSVCCRCRBiBiCvI+-vOTiCICSvIOOVIHVILtttontoff返回开关特性14三种基本逻辑关系(与、或、非)“与”逻辑L=ABC=ABC见0为0,全1为1ABCL00000010010001101000101011001111&ABCLABCL返回15或逻辑关系“或”逻辑L=A+B+C见1为1,全0为0ABCL00000011010101111001101111011111返回基本逻辑关系ABCL1ABCL16非逻辑关系“非”逻辑输入输出互补返回基本逻辑关系AL01101ALA“0”L“1”17TTL集成逻辑门电路的组成和特性T1多发射极输入级输出级不同形式(OC,TS)特性参数各种逻辑功能门ABCT1T2T3T4R1R2R3R4DVCC（+5V）L输入级中间级输出级返回&ABCL与非门功能及表达式18与非门功能及表达式见0为1,全1为0&ABCL=ABCABCL00010011010101111001101111011110返回TTL集成门19集电极开路(OC)门OC门输出通过上拉电阻RL接电源以实现逻辑电平的转换线与功能返回TTL集成门ABCT1T2T3R1R2R3VCC（+5V）L输入级中间级输出级&ABCL20三态(TS)门多个门共享输出数据总线使能端EN(enable)有效时实现规定功能,无效时输出高阻抗(Z)ABENLVCCT1T2T3T4T5D&ENABENLENABL00010011010101101z返回&ENABENL21TTL集成门电路参数电压传输特性（高、低电平等）输入特性负载特性动态特性&vIvO悬空或接VCCvI/VvO/VOVOHVSHVSLVOFFVONVOLVSHVSLVNHVNL逻辑“1”逻辑“0”返回22TTL集成门电路传输特性电压传输特性：输出高电平VOH输出低电平VOL标准高电平VSH标准低电平VSL开门电平VON关门电平VOFF抗干扰能力（VNL和VNH）&vIvO悬空或接VCCvI/VvO/VOVOHVSHVSLVOFFVONVOLVSHVSLVNHVNL逻辑“1”逻辑“0”返回23TTL集成门电路输入特性电压传输特性：高电平输入电流IIH低电平输入电流VIL短路输入电流VIS注意：正方向&vIvO悬空或接VCC返回iI/mAvI/VIIH-IISO1.424TTL集成门电路负载特性负载特性：高电平负载特性低电平负载特性&vIvO悬空或接VCC返回VSHvO/VIOHmaxO-iO/mAVOHiO/mAvO/VIOLmaxVSLO25TTL集成门电路动态特性tPHL表示输出电压由高变低，输出脉冲的延迟时间；tPLH表示输出电压由低变高，输出脉冲的延迟时间。这两个延迟时间的平均值称为平均传输延迟时间tpd（=（tPHL+tPHL）/2），TTL门电路的平均传输延迟时间tpd一般在20nS左右，即门电路的最高工作频率fmax在2030MHz。&vIvO悬空或接VCC返回VIHVILVOLVOHtPHLtPLH50%50%50%50%26各种逻辑功能门与、或、非与非、或非与或非异或1ABL=A+BABL001010100110或非逻辑见1为0，全0为1返回27与或非门与或非逻辑AB或CD中至少有一组全为1输出为0ABCDL11XX0XX1100X0X1X00X1返回ABCDL=AB+CD1&28异或门异或逻辑相同为0相异为1ABL000011101110返回=1ABL=AB29CMOS集成门电路的组成和特性工作管为NMOS管,负载管为PMOS管NMOS和PMOS管工作状态互补传输特性各种逻辑功能门返回TPsdTNgsA（vI）L（vO）VDD30CMOS集成门电路传输特性vO/VvI/VVOL0VVOHVDDVTNVDD-VTPVthOABCDEF返回31CMOS传输门除前述外CMOS特有门可传送模拟信号可双向传输信号TPTNVI/VOVDDCVEECVO/VITGVO/VIVI/VOCCSWVI/VOVO/VITGVO/VIVI/VOC1返回32逻辑代数基本运算关系三种逻辑代数基本运算：与运算、或运算、非运算（和门电路对应）逻辑函数是由基本逻辑运算构成的逻辑（代数）关系，与逻辑变量一样只有和二值返回33基本公式和定理0-1律：A+0=A,A0=0,A+1=1,A1=A同一律：AA=A，AA=A互补律：非非律：反演律（摩根定律）交换律、结合律、分配律返回34逻辑函数的四种表达方法真真值值表：表：是将一个是将一个逻辑电逻辑电路路输输入入变变量的所有各种取量的所有各种取值值和其和其对对应应的的输输出出值值用列表的方式来表示，是直用列表的方式来表示，是直观观地描述地描述逻辑变逻辑变量之量之间间的的逻辑逻辑关系的有效方法关系的有效方法 逻辑逻辑表达式：表达式：由由逻辑变逻辑变量和基本量和基本逻辑逻辑运算符所运算符所组组成的表达式。成的表达式。逻辑逻辑式有多种表示形式：与式有多种表示形式：与-或式、或或式、或-与式、与非与式、与非-与非式、或非与非式、或非-或非式和与或非式或非式和与或非式 逻辑图逻辑图：用用逻辑逻辑符号及其相互符号及其相互连线连线来表示一定来表示一定逻辑逻辑关系的关系的电电路路图图 卡卡诺图诺图：卡卡诺图诺图是真是真值值表的表的图图形化表示方式。它是将形化表示方式。它是将输输入入变变量分成两量分成两组组而构成的平面而构成的平面图图表，共有表，共有2 2n n个小方格，每一个小方格个小方格，每一个小方格都与一个最小都与一个最小项项相相对应对应，各小方格之，各小方格之间间按按邻邻接原接原则则布列布列四种表达方法之之间间可以可以互相互相转换转换，知道其中的一个就可以推出，知道其中的一个就可以推出另外三个另外三个 返回35最小项和最大项及标准与或式最小项：每个每个变变量或以原量或以原变变量或以反量或以反变变量的形式出量的形式出现现，且，且仅仅出出现现一次的乘一次的乘积项积项，记为记为m mi i。原原变变量用量用“1”“1”代替，反代替，反变变量用量用“0”“0”代替，代替，这这个二个二进进制代制代码码所所对应对应的十的十进进制数制数码码就是最小就是最小项项的下的下标标i i最大项：每个每个变变量或以原量或以原变变量或以反量或以反变变量的形式出量的形式出现现，且，且仅仅出出现现一次一次的或项，记为记为M Mi i。下。下标标i i是或是或项项中原中原变变量量为为，反，反变变量量为为对应对应的二的二进进制数制数 标准与或式：最小最小项标项标准与或表达式准与或表达式返回36代数化简方法代数化简方法是利用基本公式、定律、规则简化逻辑表达式最简与或式是乘积项最少、乘积项变量因子最少的与或式合并法：利用公式吸收法：利用公式消去法：利用公式配项法：将逻辑函数乘以1返回37卡诺图画法卡诺图画法2n个方格按邻接关系排列，相邻两个方格的变量取值只有一个不同，即任何两个相邻的最小项中只有一个变量是互补的，其余变量都是相同的。循环邻接特性卡诺图中变量取值只有一个不同的两方格是相邻的方格，可简单描述为卡诺图的“上（边）下（边）相邻；左（边）右（边）相邻”AB01100123ABAB ABAB ABABC0100011011m0m1m3m2m4m5m7m6ABABCCABCABCABCABCABCABCABCABCD00000111100111100123457689101112131415ACABCDBDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCD返回38逻辑函数卡诺图表示逻辑函数真值表卡诺图在那些使F=1的输入组合所对应的小方格中填“1”，其余的填“0”。例1逻辑函数标准式卡诺图对于标准式中出现了的最小项（或最大项），在所对应的小方格中填“1”（或“0”），其余填“0”（或“1”）。例2返回39已知真值表画卡诺图表决逻辑（3变量）多数个1为1ABC000001010011100101110111F0 0 0 1 0 1 1 1ABC0100011011m0m1m3m2m4m5m7m6m3m5m6m7ABC010001101100100111F返回40已知函数表达式画卡诺图表达式与或式最小项表达式卡诺图ABC010001101100100111F返回41卡诺图化简法卡诺图化简依据2n个两两相邻的最小项合并可消去乘积项中n个变量取值变化的变量，所谓两两相邻是指2n个方格排成一个矩形，既画一个矩形包围圈（正则圈）。非正则包围圈中2n个方格变量变化的数目将超过n个。卡诺图化简原则合并最小项。对卡诺图上相邻的“1”方格画包围圈，并注意以下要点：a.包围圈中的“1”的个数必须为2n个。画尽可能大的包围圈（以便消去更多的变量因子。某些“1”方格可被重复圈）。画尽可能少的包围圈（以便使与-或表达式中的乘积项最少，只需画必要的圈，若某个包围圈中所有的“1”均被别的包围圈圈过，则这个包围圈是多余的）。不能漏圈任何一个“1”。若某个“1”没有与其他“1”相邻，则单独圈出。b.写出每个包围圈所对应与项的表达式（变量发生变化的自动消失，变量无变化的保留，见“0”用反变量，见“1”用原变量）。c.将无关项按最简原则处理，并将所有包围圈所对应的乘积项相或就得到最简与-或表达式。例一例二返回例三无关项和与非式42逻辑函数化简例一L1AC0011001111111001BDL1AC0011001111111001BD返回43逻辑函数化简例二返回L1101000111100110124DACBL1101000111100110124DACB44逻辑函数化简例三LABCD0001111000011110111010101 1返回45组合逻辑电路输入输出的特点组合逻辑电路是一种用逻辑门电路组成的，并且输出与输入之间不存在反馈电路和不含有记忆延迟单元的逻辑电路Yj(t)=fj(X0(t),X1(t),Xi(t),Xm-1(t)或简写为Yj=Fj(X0,X1,Xi,Xm-1）组合逻辑电路当时的输出仅取决于当时的输入组合电路X0XiXm-1Y0YjYn-1返回46组合逻辑电路一般分析法逻辑图逻辑功能步骤：按逻辑图逐级写出输出函数代数展开真值表逻辑功能&ABFG1G2G3G4返回47组合逻辑电路一般设计法逻辑功能逻辑图组合逻辑电路设计的一般步骤如下：1）根据逻辑要求,确定输入（变量）输出（函数）的个数，变量以及函数的逻辑值，列出组合电路的真值表。2）根据所得组合电路的真值表，化简得逻辑函数的最简与或表达式。3）根据所用门电路类型，将最简与或式转换成与门电路类型相对应的表达式。4）根据所得逻辑函数表达式，画逻辑（原理）图。例:与非门实现异或例:一位数值比较器返回48与非门实现异或逻辑&FABAB&FAB返回49一位数值比较器设计一组合逻辑电路比较一位二进制数值，对不同比较结果，用相应输出来指示根据功能得真值表,逻辑函数和逻辑图FABFA=BFABABFABFA=BFAB0001001001101001101011&1FABFA=BFABAB返回50编码器实现对输入信号在输出端给定二进制代码有10线4线,8线3线,16线4线等8线3线编码器功能(74148)EiI7I6I5I4I3I2I1I0Y2Y1Y0GSEO1XXXXXXXX11111011111111111100111111101110101111110111101011111011111010111101111110101110111111101011011111111010101111111110100111111111101Y0I2I0I1I3I4I5I6I7EIY1Y2GSEO返回51译码器实现对给定二进制代码输入在相应输出端有输出(信号),有4线10线,3线8线,4线16线等3线8线译码器功能(74138)(应用)A0A1A2Y1Y0Y2Y3Y4Y5Y6Y7EN1EN2AEN2BBIN/OCT00121234567EN&12345679101112131415EN1EN2AEN2BA2A1A0Y7Y7Y7Y7Y7Y7Y7Y7Y70XXXXX11111111X1XXXX11111111XX1XXX111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111返回52译码器应用实现逻辑函数(组合电路)实现数据分配功能A2A1A0EN1EN2AEN2B1D000Y0Y1Y2Y3Y4Y5Y6Y71111111D74138集成译码器一般是输出低电平有效，所以，输出又可以写成A2A1A0EN1EN2AEN2BY0Y774138Y1Y2Y3Y4Y5Y61ABCI&SCO译码器实现全加器返回53数据选择器数据选择器能按输入二进制(地址)码有选择地将相应输入端数据送到输出端(74151应用)ENA2A1A0Y0XXX01000D01001D11010D21011D31100D41101D51110D61111D7A0A1A2D0D1D2D3D4D5D6D7YYENMUXEN012G07023456779101143211514131256返回54数据选择器应用数据选择器输出给定逻辑函数选定Di可得Y=LA2A1A0ABCD0D1D2D3D4D5D6D7ENY01L=ABCD1=D2=D4=D7=1D0=D3=D5=D6=0条件下返回74151实现三变量异或557段显示器和译码驱动7段显示器译码驱动器abcdefgabg公共电极abg公共电极高电平驱动共阴数码管低电平驱动共阳数码管LED和LCD数码管静态显示和动态显示返回56LTRBIDCBARBOYaYbYcYdYeYfYg输入输出BI/显示字符110000111111101X0001101100001X0010111011011X0011111110011X0100101100111X0101110110111X0110100111111X0111111100001X1000111111111X1001111100111X1010100011011X1011100110011X1100101100111X1101110010111X1110100011111X111110110000XXXXXX00000000100000000000000XXXXX 11111111 7段显示译码器7448真值表返回7448真值表57存储单元和存储矩阵RAM(SRAM,DRAM)ROM(PROM,EPROM,EEPROM)存储矩阵位线B行选择线XiVDDVDDT3T4T1T2T6T5T8T7Yj列选择线DD数据线存储矩阵地址译码器地址输入控制信号输入输入/输出控制电路数据输入/输出返回58存储矩阵2564存储矩阵X31A4A3A2A1A0Y7Y0Y1X0X1X31列地址译码器行地址译码器A7A6A5返回59可编程逻辑阵列的原理和应用PAL可编程与阵列和固定或阵列PLA可编程与和或阵列GAL可编程与阵列和输出逻辑宏单元PROM全地址可编程或阵列与门阵列或门阵列输入ABYZ输出或阵列（固定）A3A2A1A0输入项与阵列（可编程）O3O2O1O0输出返回60可编程逻辑阵列PLA可编程与阵列可编程或阵列ABCA3A2A1A0乘积项O3O2O1O0L3L2L1L0A3A2A1A0可编程逻辑阵列PLA的与门阵列和或门阵列都是可编程的，使用更灵活返回61PROM用于可编程阵列PLD可编程的只读存储器实质上可以认为是一个可编程逻辑器件，它包含一个固定连接的与门阵列（即全译码的地址译码器）和一个可编程的或门阵列O3O2O1O0输出（数据线）与阵列（固定）A3A2A1A0输入项（地址线）或阵列（可编程）O3O2O1O0A3A2A1A0全地址译码器返回应用一62PROM编程后用作显示译码器00101101101gaDCBAAPROMA3A2A1A0CSOED7D1D6D5D4D3D2DCBAA3A2A1A0abcdefgD0D1D2D3D4D5D6D7DCBAA3A2A1A0abcdefgD0D1D2D3D4D5D6D70000X11111101000X11111110001X01100001001X11101110010X11011011010X00000000011X11110011011X00000000100X01100111100X00000000101X10110111101X00000000110X10111111110X00000000111X11100001111X0000000返回63RS触发器触发器稳定状态基本RS、同步RS、主从RS触发器特征方程：Qn+1=S+QnSR=0(约束条件)&QQSDRDG1G2SDRDQQRSRSQ00不定01010111保持返回64同步RS触发器特征方程：Qn+1=S+QnSR=0(约束条件)RSQ00保持011置位100复位11保持不定QRDSD&QRSCPG4G2G3G1CSRSDRDQQCPSDRDCP=1时RSQnQn+1000000110101011110001010110不定111不定返回65主从RS触发器直接置位复位端不受时钟控制(低电平有效)1S、1R受C1控制。CP=1主FF存储RS输入，从FF关闭，Q不变；CP=0主FF关闭输出由CP变0前RS决定，从FF状态不变。触发器状态只能在CP下跳时变化，下跳前RS决定下跳后Q。CP主触发器C11S1RSRQQSDRDC11S1RSRQQSR1从触发器C11S1RSRQQCP01SR=10SR=01SR=0SR=0返回66主从和负边沿JK触发器CP主触发器C11S1RSRQQSDRDC11S1RSRQQSR1从触发器JK&C11J1KSRQQCPC11J1KSRQQCP01JK=1JK=1JK=0JK=0JkQnQn+100000011010001101001101111011110JKQn+100Qn01010111Qn返回67D和T触发器D延迟触发器：Qn+1=DT计数型触发器：C11DSRQQ01D=1 D=0D=1D=0C11TSRQQ01T=1 T=1T=0T=0DQn+10011TQn+10Qn1Qn返回68CMOS触发器CMOS触发器一般是主从结构，由门电路和传输门组成，如D-FFTGTGTGTG1111DCPCPCPCPCPCPCPCPQQ返回69触发器功能转换JKD、TDJK、T转换后类型不变，主从型仍然是主从型，边沿型仍然是边沿型C11J1KSRQQCPTC11DSRQQT=1CPC11J1KSRQQCP1DC11DSRQQJCPK1&返回70触发器时序图RS触发器JK触发器D触发器SD(SD)RD(RD)Q1Q1Q2Q2SDRDQ2Q2RSSDRDQ1Q1RS返回71JK触发器时序图CPJKQ主从Q负边沿t0t1t2t3t4t5t6t7t8t9t10t11t12C11J1KSRQQCPC11J1KSRQQCP返回72D触发器时序图FF1DC11DQ1CPCPC11DQ2DFF2C11DQ3DCPFF3CPDQ1(TTL)Q1(CMOS)Q2Q3返回73RS触发器时序图S1S1SSR1R1RR1D1C1C1CQ4Q3Q2Q1CPSRFF1FF2FF3FF4CPSRQ1Q2Q3Q4返回74时序逻辑电路的特点及组成时序逻辑电路是这样一种逻辑电路，他在任何时刻的稳定输出不仅取决于该时刻电路的输入，而且还取决于电路过去的输入所确定的电路状态，即与输入的历史过程有关组合逻辑电路存储单元QPZX返回75时序逻辑电路一般分析方法一般分析步骤如下：（1）根据给定时序逻辑图写出各触发器的时钟方程和激励方程。（2）将激励方程代入各触发器的特征方程得触发器次态方程，即时序电路的状态方程（组）。（3）根据状态方程（组）和时钟方程（组），分析得出时序电路的状态（转换）表。（4）由状态表可以画出状态（转换）图，以及各触发器输出端Q的时序波形。（5）根据逻辑图写出输出方程，并由此画出输出逻辑波形图。返回异步计数器同步计数器76异步时序逻辑电路1时钟方程：CP0=CPCP1=Q0CP2=CP激励方程：J0=Q2K0=1J1=K1=1J2=QQK2=1状态方程：&FF0FF1FF2Q0Q1Q21J1J1J1K1K1KRRRC1C1C1RDCPQ0CPCP(Q2Q1Q0)n(Q2Q1Q0)n+1000001001010010011011100100000101010110010111000下一页返回77异步时序逻辑电路2状态(转换)图时序(波形)图能自启动的异步五进制加法(递增)计数器111000001010101100011110返回CPQ0Q1Q278同步时序逻辑电路(扭环计数器)Q=QQ1=Q0Q0=Q2C11DRC11DRC11DRFF0FF1FF2Q0Q1Q2CPLD000001011111110100010101(Q2Q1Q0)n(Q2Q1Q0)n+1000001001011010101011111100000101010110100111110CPQ0Q1Q2返回79二进计数器异步二进计数器:以触发器构成的一位2进计数器异步级联,前级输出作为后级时钟同步二进计数器:各级触发器接共同时钟,前级输出作为后级T触发器控制信号递增计数器和递减计数器集成二进计数器C11TC11TQ1Q21CPFF1FF2C11TC11TQ1Q21CPFF1FF212位异步递增计数器2位同步递增计数器SQ2Q1012300011011返回80寄存器和移位寄存器一位寄存器：基本RS触发器可用于一位二进制数的寄存并行寄存：n个一位寄存器并行连接可存储n位并行二进制数（并行数据）移位寄存器：n个寄存器串行连接可存储n位串行二进制数（串行数据）QQRS1&DILDQ0Q0RS1&D0Qn-1Qn-1RS1&Dn-1LD返回81移位寄存器移位寄存器除实现串行数据移位寄存外，还能实现串并行数据的转换移位寄存分左移和右移C11DC11DQ0Q1DICPFF0FF1C11DC11DQ2Q3FF2FF3(I3I2I1I0)CPDIQ0Q1Q2Q31101返回82多谐振荡器多谐振荡器是一种无稳态电路，电路在两暂稳态（0和1状态）之间自动转换，输出一定频率的矩形波（含丰富谐波）。CMOS多谐振荡器vIvO2vO1RC11G1G2VOHVOL+vIvO2vO1RC11G1G2VOLVOH+VthVDDVDD+V+vIvO2-V-tttPLtPH返回83单稳态触发器单稳态触发器只有一种稳定状态，另一状态为暂稳态。单稳态电路经触发进入暂稳态，经延迟环节延时后回到稳态。单稳电路主要用于脉宽变换。TTL与非门组成的单稳电路vIttttTtWvO1vOvR恢复时间vIISRVOH-VOL+IISRvO1vOvRCR&G2G1vIVOHVOLVIHVOHVOL返回84施密特触发器施密特触发器是具有迟滞特性的触发器，是电平维持的触发器，主要应用于波形整形。CMOS施密特触发器VT=vI1=VT+=R2G1G211R1vI1vo1vIvovovIvOvIVOHVOLOVT+VT-返回85数模转换器DAC数模转换器完成数字量到模拟量的转换数模转换器最大输出电压取决于参考电压VREF转换精度与二进制字长n有关，用分辨率和转换误差描述。分辨率=1/(2n-1)，转换误差可用满度值的百分数VVm，也可用LSB的倍数表示转换网络有：R-2R电阻、权电阻和权电流等返回86R-2R电阻变换网络DACR-2R电阻网络中串联臂上的电阻为R，並联臂上的电阻为2R从每个並联臂2R电阻往后看，电阻都为2R，所以流过每个与电子开关Si相连的2R电阻的电流Ii是前级电流Ii+1的一半。因此，Ii=2iI0=2iIREF/2n，即与二进制i位权成正比(Di=0,Si接地;Di=0,Si接虚地)DAC电流IfIn-1Dn-1+IiDi+I0D0 DIREF/2nS0S1SiSn-1Sn-2I0IiIn-1+-+RfRRRR2RIREFRVREF2R2R 2R2R2RIfvODn-1Dn-2DID1D0VO=-RfIf=-(RfVREF)/(2n+1R)D=-D V 返回87逐次逼近模数转换逐次逼近A/D转换器由控制逻辑产生寄存器字，寄存器输出数字量经DAC转换为模拟量并与输入模拟量比较，使DAC输出逼近模拟输入，转换结束寄存器字即为输出数字量，实现ADC控制逻辑在开始转换时使寄存器最高位为1。vA小于vI则高位保持本位置1,vA大于vI则高位减1本位置1完成一次ADC需(n+2)TCP时间D/A转换器寄存器控制逻辑+Dn-1D0D1Dn-2vCvAC+-vICPvL返回88双积分模数转换器开始转换计数器清零,Qn=0电路对vI积分,积分时长2nTCP,Qn=1电路对-VREF反向积分,积分输出大于等于零比较器输出低电平封锁时钟计数器停止计数,Q=N,第二次积分时长NTCP.由NTCP(-VREF)+2nTCPVI=0得VI=NVREF/2n或N=2nVI/VREF vI-VREFC-+&n位计数器S1RvCvO+L0L1第n+1位计数器vLCPDQn-1Q1Q0S0-+2nTCPN1TCPN2TCPVI小VI大tvo返回89采样保持电路ADC是对某一时间点的模拟幅度进行转换,转换期间输入应保持不变采样电路实现获取某时间点电压幅度,一般用低阻抗电子开关完成保持电路在转换期间维持这个电压幅度,一般用保持电容实现采样和保持电路一般不可分割,要求采样时时间常数要小,保持时时间常数要尽可能大-+-+开关控制电路vOvICHStvI,vOO返回90