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报告范例-数字存储示波器 作者： 日期：15 个人收集整理 勿做商业用途简易数字存储示波器摘要：本系统基于数字存储示波器的工作原理，采用高速数据采集和数据处理技术，以微控制器（MCU）和可编程逻辑器件（FPGA）为核心，由模拟通道信号调理、触发控制、数据采集、数据处理、波形显示和人机接口等功能模块组成。此存储示波器既具有一般示波器实时采样显示的功能，又可以对某段瞬时波形进行即时存储和连续回放显示。整个设计实现了存储示波器的功能要求，达到了较高的性能指标.关键字：数字存储；示波器；FPGA一 系统总体方案设计与论证（汉字“一、二、三、”作为序号时，其后应用顿号，即“一、”下同)1方案比较与选择数字存储示波器整体结构由三个部分组成：数据采集、波形存储和波形回放.方案一：纯单片机方式。有（由)单片机、A/D转换器、D/A转换器及存储器等组成系统,单片机承担所有的逻辑和时序控制.这种方案要求单片机除了完成基本的处理分析任务以外,还需要完成信号的采集、存储、显示等控制与变换工作。其优点在于系统规模小，有较大的灵活性，在低频示波示有明显的优势，但是不适宜于观察高速信号或复杂信号，难以达到题目要求.方案二:FPGA方式。 FPGA/CPLD或带有IP核的FPGA/CPLD完成采集、存储、显示及A/D、D/A转换等功能，由IP核实现人机交互及信号测量分析等功能。这种方案的优点在于系统高度集成、结构紧凑、可以实现复杂测量与控制、操作方便；缺点是调试过程繁琐、难度大，难以在短时间内完成系统设计。方案三：单片机与FPGA结合方式.即用单片机完成人机界面、系统控制、信号分析、处理变换等,而用FPGA完成采集控制逻辑生成相应控制时序，这种方案结合了单片机的处理能力和FPGA的高速性能，兼顾了前两个方案的优点。同时大多数的FPGA里面都带有内置的EAB存储阵列，相应的开发工具软件也提供了内部SRAM的宏模块，可以方便的（地）将波形数据RAM置于FPGA内部,省去了外部RAM 电路。综合考虑和比较上述几种方案，我们选择第三种方案来实现我们的系统设计。2系统设计方案本系统采用单片机和可编程逻辑器件作为数据处理机控制核心，将设计任务分解为模拟通道信号调理、触发信号产生、数据采集存储、数据融合处理和人机接口等功能模块.图1给出了该系统的整体框图。 插图与正文中术语、名词应保持一致。图1 系统整体框图其中,FPGA采用的是Atera的Cyclone器件，等效逻辑们为50000门，内置大容量SRAM，144引脚封装，可开发资源十分丰富；单片机采用的是51内核的SST89E554RC。二 主要环节方案设计和论证1 信号程控放大采样电路要对-4V（符号不对，应为“”，下同)+4V的信号进行采样,必须要将不同幅值的信号经过增益控制整理到AD（这里似应是A/D转换器）的参考电压范围之内，因此需要有程控放大电路,对不同幅值的信号进行不同的放大（衰减）。方案一:先衰减后放大，控制衰减放大的比值.典型的方式是，采用DAC(前面是D/A转换器,应统一）实现程控衰减，即通过改变送入DAC的数字量来控制输出信号的幅值。方案二:直接采用模拟开关、电阻网络组合构成运放的反馈通道，通过切换模拟开关的通道来选择反馈电阻从而选择不同的增益.方案三：采用数字电位器来替代方案二中的模拟开关和电阻网络，通过控制数字电位器的接入电阻值来控制增益。比较上述三种方案:方案一设计新颖，可实现增益的多档切换，但是，由于信号经过了衰减,故对后级运放的增益带宽积提出了更高的要求，器件选择困难；方案二采用可变反馈电阻的单级放大，放大器的带宽更高,同时如果配合精密电位器，可以实现增益的精确校准;方案三采用集成器件，最为简洁,增益控制也十分方便，但是，受数字电位器的级差限制,其增益不可精密校准，这在要求精确增益切换的场合并不适用（略去为好）。综合考虑，本设计采用的是方案二,同时考虑可扩展性，在模拟开关的一个通道上接入数字电位器，这使得增益控制有更大的灵活性。2 数据采集采用中高速模数(前面为A/D)转换器（ADC）MAX114，由FPGA控制MAX114的采样速率.MAX114的转换时间是500ns左右.FPGA的门延时一般为10ns左右,用它来控制MAX114，可实现宽频带的采样（最高采样率2MHz）,速度上完全可以满足。3 数据存储采用RAM存储采样量化后的波形数据，FPGA控制RAM的地址线,并给出读写控制信号。由于在（移到示波器后较好)示波器的连续工作模式下，数据采集和波形显示是在同时进行的，即要求存储器能支持同时读写，这就要求采用双口RAM。在双口RAM的选择上,可以选择IDT7132，IDT7132有两组相互隔离的数据线、地址线、片选线和读写控制线，他们可以对RAM内部的存储单元同时进行读写,互不影响，这就解决了高速存储和读取的问题.本设计没有采（选)用IDT7132，而是在FPGA内部实现了双口RAM。由于CycloneEP1C3T144C8内部有高达64kbit的SRAM，而且Quatus提供了双口RAM的宏模块可直接调用，使得内部双口RAM的实现简单灵活，从而省去了外部硬件RAM.4 波形回放用线性增长的地址信号对双口RAM读地址口寻址，同时将这一地址信号通过D/A转换，输入普通示波器的X通道，作为时基信号，双口RAM的输出数据通过D/A转换作为示波器的Y通道信号输入，在普通示波器的X-Y方式下，示波器上的显示的就是回放的波形.由于在回放的时候波形数据已经存储在RAM中，所以波形的回放只需以一定的低频率刷新即可,在本设计中是采用的200Hz的刷屏率。二理论分析和计算1。 A/D转换器芯片的速度要求A/D转换器的选取涉及到以下几个参数，A/D转换器的位宽,A/D转换器的转换速率。根据题目要求，应该根据垂直分辨率来选取位宽，根据扫描速度选择采样速率。垂直分辨率为32级/div，垂直刻度为8div，那么，要求信号的量化级数那么A/D转换器的位宽（此式中的N和256不应排成上角标)因此可以采用8位的A/D转换器，垂直分辨率为8位，用百分数表示为。扫描速度最大要求为20uS/div（单位秒 “s应为小写），而水平分辨率为20点/div，因此最大采样速率（单位应为正体、HZ应改为Hz、20（s）应改为(20s）整体作为除数)综合以上要求，可以选用8位A/D转换芯片MAX114CNG。其最大转换时间大约为500ns，满足最大采样速率的要求。2。 存储器容量选取存储器的位宽根据前面A/D转换器的位宽来选取，因此因该选用8位的RAM。存储器的容量也即是示波器的存储深度与水平分辨率相关，本题要求水平分辨率为20点/div，显示屏水平刻度为10div，那么满屏时显示的点数考虑到水平移动扩展功能的需要，存储器深度增加一倍，存储器的容量选取1K大小。存储器写入的最大速度要求即A/D转换器最大转换速率时的速度,按照上面分析A/D转换器的最大转换速率为1MHZ(z)，因此RAM的最大写入速度也为1MHZ，即写入最小时间为1MS(M表示“兆”，m表示“毫”，这里似是s)。读取时间同样也需要满足相应的要求。题目要求有三档扫描速度（文中有扫描率、扫描速率，应统一）,实际上可以细分，根据存储器容量细分为以下14档，若设要求的扫描速率为T s/div，按照题目要求,水平分辨率为20点/div，则采样率按下式计算:得到14档扫描率下的采样率如表1所示。表1 扫描速度档位扫描速度10s20s50s100s200s500s1ms采样率（Hz）2M1M400K200K100K40K20K扫描速度2ms5ms10ms20ms50ms100ms200ms采样率(Hz）10K4K 2K1K4002001003. D/A转换器的选取D/A转换器的转换速率不必严格等同于采样时的速率，可以选用一个固定的速率，只要不使屏幕发生闪烁就行。本设计中设定单通道时的屏幕刷新频率为200HZ，双踪显示的时候屏幕刷新频率为100HZ(这个数据在下面的式子中没用上，下面式中的 20和10又不知从哪儿来），那么每秒从RAM中读取的信号点数为也即是RAM的数据读出的频率为40KHZ,则要求D/A转换器的转换频率要高于40KHZ。同时要求D/A转换器的位宽为8，准确度要求尽可能的高，建立时间要求尽可能的小,因此可以选用DAC0832芯片,DAC0832芯片的电流建立时间为1s,满足要求。4。 垂直灵敏度和调理通道增益垂直灵敏度和和调理通道增益成反比例关系，垂直灵敏度的调整可以通过调整前端程控增益放大器的增益来实现.题目要求垂直灵敏度为1V/div,0。1V/div,发挥部分要求0.01V/div,垂直刻度为8div，垂直分辨率为32级/div.对于不同的垂直灵敏度，示波器满度显示的时候,输入信号的幅度（n=1,2，3）将分别为：由于A/D转换器的输入电压范围为02V，因此需要通过增益放大器和电平移位将输入电压调整倒A/D转换器的输入电压范围内，则调理通道的总增益为:三个不同的垂直灵敏度要求，对应三个不同的电压增益，分别为：本设计中采用的电平移位电路，输入信号为-2+2(单位不能省）,输出信号为02V，因此电平移位电路的增益为0。5，则程控放大器的增益在三个不同的垂直灵敏度要求下，分别为:可以看出题目对程控放大器的要求的最大增益为50，因此放大器的增益带宽积（GBW）为:三电路图及设计文件1。 模拟通道信号调理电路电路如图2所示。（先见文后见图)（1） 阻抗匹配电路（此处序号用（1)比较好,下同）题目中要求输入阻抗为100K，设计中采用跟随器电路，一方面可达到提高输入阻抗的目的,另一方面同时也起到了隔离的作用。器件(可省略）选用的是（可省略)LF351，LF351是JFET输入运算放大器,输入电阻Ri约为106M,为了对信号源呈现稳定100K的负载，在跟随器的输入端并上100K(这里K应改为小写k,下同）的电阻R,此时电路的等效输入阻抗为：=100K1.2数控增益电路运放选用的是LF356，其增益带宽积为5MHz，完全满足前面理论计算的要求。运放接成方向放大器,放馈通路有模拟开关CD4051和电阻网络构成，CD4051的选通输入选择不同的模拟通道，接入不同的反馈电阻，从而达到增益可控的目的.为了使增益能够精确校准，在各通道的电阻后面接入了精密电位器，来调节反馈电阻。1。3低通滤波电路题目要求输入信号频带为DC50KHz，设计中采用运放构成的有源低通滤波电路,图示为二阶Butterworth低通滤波电路，其截至频率设置略高于50KHz,其中R10、R11、C1、C2为滤波器参数，改变电阻阻值或者电容的容量就可以改变滤波器的截止频率。按照图示的参数计算得到滤波器的理论截止频率为: （ 式中的单位用正体，运算过程中的单位不能省）此滤波器的参数是根据最大的扫描速度来设定的，对于不同的扫描速度可以设定相应的截止频率，为了保证电路简单，设定了固定的参数.1.4电平移位电路由于输入信号为双极性,而ADC（前面是A/D转换器，应统一，下同）要求输入为单极性，因此需要有电平移位电路,将双极性的信号转为单极性。前级输出信号为-2V+2V,而ADC（MAX114）的参考电压为2V，所以需要将2V+2V的输入信号移位到0+2V，设计中采用图示的电路，输出电压为:（由于上下标和正斜体不正确,导致式中的量、数、单位之间的关系不清楚）(5）触发电路（应为（5），因仍属于“1。 模拟通道信号调理电路”）题目要求仪器具有内触发方式,上升沿触发，触发电平可调,因此设计触发电路如图所示。图中（可省略)采用了高速比较器LM311，LM311的相应时间为160ns。可变电阻R16用于调节触发电平，可以产生0+2V之间的任意触发电平。比较器的输出跳变信号送入FPGA,从而对信号进行采集和存储。由于模拟器件的输出信号进入数字器件，为保护数字器件，比较器的输出采用了钳位电路，使比较器的输出钳位在0+5V。2FPGA内部结构框图(改为“2。 FPGA设计”比较好）图3 FPGA 内部结构图（图中的 字不要压线，且与文中的 叙述保持一致）3.1时钟发生时钟发生器提供采样计数器的计数时钟(采样时钟）和扫描计数器的计数时钟。采样时钟与扫描率有关（表1），扫描计数时钟为40KHz，这可由刷屏率计算得到：刷屏率为200Hz，满屏为200点，则扫描计数时钟为200200=40KHz（式中参与运算的单位不能省略）。3.2双口RAM双口RAM直接采用Quartus提供的宏单元库完成设计。其中，RAMA为主存储器,RAMB为辅存储器，存储深度都是1024字节。RAMA由采样脉冲作为写信号，与AD采样同步；RAMB由单片机提供写信号、写地址和写数据，由扫描计数脉冲作为读信号,扫描计数器提供读地址,输出数据至Y路DAC.采用双存储器结构是为了实现波形存储功能。RAMA、RAMB对于单片机有相同的写地址，RAMA对于单片机不可读，RAMB对于单片机可读，这种结构保证了RAMA、RAMB的内容完全相同，在不影响波形回放的同时单片机可以对双口RAM进行读写操作。3.3控制字阵列题目要求能够选择水平扫描率、垂直分辨率以及触发方式等,因此FPGA里面要有这些控制字寄存器阵列，这些控制字由单片机来设置。3。4采样计数器采样计数器和采样脉冲一起来实现采样波形数据对RAM的写入。采样脉冲作为采样计数器的计数脉冲,计数值作为RAMA的写地址，则RAMA被以采样速度逐地址写入。3.5扫描计数器扫描计数器实现波形数据的读出（回放）。扫描计数器为200归零计数，扫描计数器的计数脉冲作为RAMA的读信号，计数值（0200）一方面输出至X路DAC作为时基信号,另一方面和基地址控制字相加作为RAMA的读地址，实现一屏波形数据的逐点读出。3.5总线接口控制由于SST89E554RC为总线型单片机，为了方便和FPGA的命令和数据交互，FPGA内部设计成双向总线结构.4 后级DA输出电路(序号应为3)如图4所示,从RAMA读出的波形数据和RAMA的低8位地址数据分别进入两路D/A分别作为Y路信号和时基信号。两路D/A电路具有完全相同的电路结构,区别只在于DAC的参考电压不同而已.由于输出刷屏率固定为200Hz，并不需要高速的DAC，选用DAC0832可以满足要求。两路的D/A输出都接入了抗混叠滤波器。三 测试方法与数据1。 安装调试： 系统安装调试遵循先各级独立测试，再级联测试的顺序进行。l 前级信号调理部分：此部分可以单独测试，在测试时依然分级测试，由于该部分由多级模拟电路组成，在分级测试正常的情况下，级联时还应注意阻抗匹配问题。l FPGA测试：FPGA的测试较为困难，我们采取了软件模拟测试的方法。在没有采集到波形数据的情况下，利用单片机与FPGA的总线接口，将现场生成的波形数据写入FPGA，结合D/A电路进行软件模拟测试。l 软件测试：该设计的单片机软件工作量不大,前阶段只需结合LCD显示测试各控制字的输出,在后阶段则结合FPGA进行软件整体测试。2系统集成测试:将各部分级联为整个系统，然后按照功能的划分来逐项测试。3测试结果记录：（测试仪器用文字叙述即可,不必用表格） 表2 测试仪器仪器名称型号功能数字示波器TDS1002 应用XY模式显示波形 函数信号发生器 EE1641B 测试用信号源 电压表 三位半数字电压表 电源供电情况表3 垂直灵敏度测试表档位输入（Vi/V) 输出（Vo/V) 误差 1V/div 8 7.91。25% 6 6.23。33 4 4.051。25% 0。1V/div 0。8 0.782。50% 0。6 0。611.67% 0.4 0.412.50% 0。01V/div 0.08 0.0773。75 0。06 0.0611。67% 0。04 0.0361。00% 表4 水平灵敏度测试表 档位 输入频率（fi/Hz） 输出频率(fo/Hz） 误差 0。2s/div 55.0000。00% 4 3.9990.25 0。2ms/div 5k 4。999k0.20 2k 2.000k0。00 1k 0。999k0。10% 20us/div 50k 49。99k0。02 20k 19.98k0.10 10k 10.00k0。00五结果分析1由测试结果知道，本设计完全实现了题目要求的基本功能，扩展功能除双宗示波以外也都实现了；具体的技术指标如幅度、频率、小信号测量都达到或部分超过，整体性能良好.2本设计尽量减少硬件电路，数字逻辑的全部工作都在FPGA和单片机内实现，一方面增加了设计方法的灵活，另一方面也最大程度的实现了数字、模拟电路的分离，减少数字、模拟器件的相互影响，尤其减小了模拟电路的引入噪声。(以上两段文字不像是结果分析，好像是总结）3从现场测试结果来看，存储回放的波形会偶尔出现尖脉冲，这可能是FPGA和单片机的总线冲突造成的。4小信号(10mV）的失真较大.这是由于本设计的前端信号调理没有采用差分结构，如果采用差分运放进行前端信号调理，小信号的存储示波效果会好一些。5本设计的不足之处在于，限于时间紧迫，没有实现双综示波的功能。六收获、体会和建议1这个题目总体来看难度还是不小的,硬件、软件的要求都很高。在这个题目的完成过程中，软硬件设计的能力都得到了很大的提高。（删去较好）在设计的前一阶段，对硬件部分重视程度不够,没有做好电路分析、设计、器件选型等，布线、焊接也不够精细规范,导致后面调试的时候问题层出不穷，这给了我们一个深刻的教训，在以后的设计中会提高对硬件电路的重视。2这一个题目总的说来实现还是比较顺利的.这和我们的心态和目标有关，我们的目标是完成基本要求,尽力多做扩展要求。所以，我们开始分析题目的时候决定方弃双综功能这一项,因为这一项增加了软硬件成倍的工作量，也大大提高了调试的难度,在很有限的时间内，我们认为难以完成，所以果断决定放弃这一项。从后来的结果来看，我们的决定是正确的。 参考文献：1第五届全国大学生电子设计竞赛作品选编(2001）C北京:北京理工大学出版社，2003。2古天祥,王厚军,习友宝。电子测量原理M京:机械工业出版社,2004。3杨吉祥,詹宏英，梅杓春.电子测量技术基础M京:东南大学出版社，1999。