集成电路设计-3-8译码器设计大学论文.doc

《集成电路设计实践》报告

题目： 3-8译码器设计
院系： 自动化学院电子工程系
专业班级： 微电121班
学生学号： 3120433026
学生姓名： 赵政
指导教师姓名： 王凤娟 职称： 讲师
起止时间： 2015-12-21--2016-1-8
成绩：

1 集成电路设计的流程
图1-1是使用Tanner Pro进行一个完整的集成电路设计的流程。先用S-Edit编辑出将要设计的电路图，再将该电路图输出成SPICE文件，用T-Spice模拟结果，如果模拟结果有错误，再回到S-Edit检查电路图，如果T-Spice模拟结果无错误，则用L-Edit进行布局设计。用L-Edit进行布局图设计后要用DRC做设计检查规则，如果违反设计规则，则修改布局图，直到设计规则检查无错误为止。将验证过的布局图转化为SPICE文件，再利用T-spice模拟，如有错误，再回到L-Edit修改布局图。最后利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L-Edit或者S-Edit的图，直到LVS验证无错误后。

图1-1 集成电路设计的流程
2 3-8译码器设计思路
2.1 3-8译码器基本原理
3-8译码器的输入是3个脚,输出是8个脚。用高低电平来表示输入和输出。输入是二进制。3只脚也就是3位二进制数。输入可以3位二进制数。3位二进制最大是111 也就是8。输出是8个脚，表示10进制。是根据输入的二进制数来输出。如果输入是101 那么就是第5只脚高电平，表示二进制数是5。 其实
3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。

这样就可以设计出3-8译码器。下面是3-8译码器的真值表
表2-1 3-8译码器真值表

2.2 3-8译码器原理图
根据3-8译码器设计要求，得到相应的电路原理图，如图2-3所示。

图2-2 3-8译码器电路图
3 3-8译码器电路设计
本次设计中，3-8译码器是由一个NAND3、8个NAND4、3个INV等模块构成。以下将对这些组成模块的电路原理图以及仿真情况做详细分析，以及对3-8译码器的原理图和仿真作出分析。
3.1 3输入与非门（NAND3）的电路图及其仿真
在S-Edit的电路设计模块中画出3输入与非门的晶体管级电路图，如下图3-5所示，其中A、B、C为输入端信号，Y为输出信号。

图3-1 NAND3电路图
利用T-Spice对设置好的SPICE文件进行仿真，NAND3的仿真输出模拟波形如图3-2所示。

图3-2 NAND3仿真图
图3-8从下到上的信号依次为A、B、C、Y，由NAND3仿真波形图可知，当输入端信号A、B、C中含有低电平时，输出Y为高电平。只有当A、B、C都为高电平时，输出Y才为低电平。符合3输入与非门的的逻辑功能，从而验证了NAND3电路设计的正确性。
3.2 反相器（INV）的电路图及其仿真
在S-Edit中的电路设计模块中画出反相器（INV）的电路图，如图3-3所示，其中A为输入端信号，Y为输出端信号。

图3-3 INV电路图
根据加载后的SPICE文件，用T-Spice生成INV的仿真波形图，如图3-4所示。

图3-4 INV仿真波形图
图3-4从下到上的信号依次为输入信号A、输出信号Y，当输入信号A为高电平时，输出信号Y为低电平。当输入信号A为低电平时，输出信号Y为高电平。起到逻辑非的功能，从而实现反相器的功能。根据仿真可以看出INV电路设计的正确性。
3.3 3-8译码器电路图及其仿真
根据已经设计的模块，在S-Edit中的电路设计模块下画出3-8译码器的电路图，如图3-5所示。其中A0，A1，A2为输入信号，S1，S2，S3是使能端，Y0，Y1,Y2,Y3,Y4,Y5,Y6,Y7 为输出信号。

图3-5 3-8译码器电路图

由3-8译码器的电路图生成SPICE文件，用T-Spice打开生成的该电路生成的SPICE文件，对SPICE文件进行设置，包括加载包含文件、设定电源电压、设定输入信号、分析设定以及输出设定。设置的SPICE语句如图3-6所示。

.lib "D:\任务2\ic_techfiles\cz6h+_v20.lib" tt
* SPICE netlist written by S-Edit Win32 7.03
* Written on Jan 8, 2016 at 19:35:39

* Waveform probing commands
.probe
options probefilename="D:\任务2\zhaozheng.dat"
+ probesdbfile="D:\任务2\zhaozheng.sdb"
+ probetopmodule="Module0"

* Main circuit: Module0
M1 Y0 N69 N73 N73 NENH L=0.35u W=2u
M2 N73 N13 N72 N72 NENH L=0.35u W=2u
M3 N72 N9 Gnd Gnd NENH L=0.35u W=2u
M4 N59 N10 Gnd Gnd NENH L=0.35u W=2u
M5 N60 N13 N59 N59 NENH L=0.35u W=2u
M6 Y1 N69 N60 N60 NENH L=0.35u W=2u
M7 N66 N9 Gnd Gnd NENH L=0.35u W=2u
M8 N67 N14 N66 N66 NENH L=0.35u W=2u
M9 Y2 N69 N67 N67 NENH L=0.35u W=2u
M10 N51 N10 Gnd Gnd NENH L=0.35u W=2u
M11 N52 N14 N51 N51 NENH L=0.35u W=2u
M12 Y3 N69 N52 N52 NENH L=0.35u W=2u
M13 N42 N9 Gnd Gnd NENH L=0.35u W=2u
M14 N43 N13 N42 N42 NENH L=0.35u W=2u
M15 Y4 N39 N43 N43 NENH L=0.35u W=2u
M16 N35 N10 Gnd Gnd NENH L=0.35u W=2u
M17 N36 N13 N35 N35 NENH L=0.35u W=2u
M18 Y5 N39 N36 N36 NENH L=0.35u W=2u
M19 N26 N9 Gnd Gnd NENH L=0.35u W=2u
M20 N27 N14 N26 N26 NENH L=0.35u W=2u
M21 Y6 N39 N27 N27 NENH L=0.35u W=2u
M22 N21 N10 Gnd Gnd NENH L=0.35u W=2u
M23 N22 N14 N21 N21 NENH L=0.35u W=2u
M24 Y7 N39 N22 N22 NENH L=0.35u W=2u
M25 N69 A2 Gnd Gnd NENH L=0.35u W=2u
M26 N39 N69 Gnd Gnd NENH L=0.35u W=2u
M27 N13 A1 Gnd Gnd NENH L=0.35u W=2u
M28 N14 N13 Gnd Gnd NENH L=0.35u W=2u
M29 N9 A0 Gnd Gnd NENH L0.35u W=2u
M30 N10 N9 Gnd Gnd NENH L=0.35u W=2u
M31 Y0 N69 Vdd Vdd PENH L=0.35u W=4u
M32 Y0 N13 Vdd Vdd PENH L=0.35u W=4u
M33 Y0 N9 Vdd Vdd PENH L=0.35u W=4u
M34 Y1 N69 Vdd Vdd PENH L=0.35u W=4u
M35 Y1 N13 Vdd Vdd PENH L=0.35u W=4u
M36 Y1 N10 Vdd Vdd PENH L=0.35u W=4u
M37 Y2 N69 Vdd Vdd PENH L=0.35u W=4u
M38 Y2 N14 Vdd Vdd PENH L=0.35u W=4u
M39 Y2 N9 Vdd Vdd PENH L=0.35u W=4u
M40 Y3 N69 Vdd Vdd PENH L=0.35u W=4u
M41 Y3 N14 Vdd Vdd PENH L=0.35u W=4u
M42 Y3 N10 Vdd Vdd PENH L=0.35u W=4u
M43 Y4 N39 Vdd Vdd PENH L=0.35u W=4u
M44 Y4 N13 Vdd Vdd PENH L0.35u W=4u
M45 Y4 N9 Vdd Vdd PENH L=0.35u W=4u
M46 Y5 N39 Vdd Vdd PENH L=0.35u W=4u
M47 Y5 N13 Vdd Vdd PENH L=0.35u W=4u
M48 Y5 N10 Vdd Vdd PENH L=0.35u W=4u
M49 Y6 N39 Vdd Vdd PENH L=0.35u W=4u
M50 Y6 N14 Vdd Vdd PENH L=0.35u W=4u
M51 Y6 N9 Vdd Vdd PENH L=0.35u W=4u
M52 Y7 N39 Vdd Vdd PENH L=0.35u W=4u
M53 Y7 N14 Vdd Vdd PENH L=0.35u W=4u
M54 Y7 N10 Vdd Vdd PENH L=0.35u W=4u
M55 N69 A2 Vdd Vdd PENH L=0.35u W=4u
M56 N39 N69 Vdd Vdd PENH L=0.35u W=4u
M57 N13 A1 Vdd Vdd PENH L=0.35u W=4u
M58 N14 N13 Vdd Vdd PENH L=0.35u W=4u
M59 N9 A0 Vdd Vdd PENH L=0.35u W=4u
M60 N10 N9 Vdd Vdd PENH L=0.35u W=4u
v61 A1 Gnd pulse(0.0 5.0 2n 2n 2n 100n 200n)
v62 A2 Gnd pulse(0.0 5.0 2n 2n 2n 200n 400n)
v63 A0 Gnd pulse(0.0 5.0 2n 2n 2n 50n 100n)
* End of main circuit: Module0
VVDD VDD GND 3.3
.tran/op 1n 1000n method=bdf
*.print tran v(A0) v(A1) v(A2)
.print v(Y0) v(Y1) v(Y2) v(Y3) v(Y4) v(Y5) v(Y6) v(Y7)
.end
根据上述网表文件，仿真结果为：

根据加载后的SPICE文件，生成仿真波形图如图3-11所示。

图3-6 3-8译码器功能仿真图
图3-6从下到上依次为Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 C，其中Y7和AB重叠了。由图可以看出根据ABC输入000 001 010 011 100 101 110 111八种情况输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7八种结果。
4 3-8译码器版图设计及其仿真
4.1 3输入与非门（NAND3）的版图设计与仿真
根据3-5所示的NAND3电路图，在L-Edit中画出NAND3的版图如图4-4所示，其中A、B、C为输入端信号，Y为输出端信号。

图4-1 NAND3版图
根据NAND3版图提取出SPICE文件，用T-Spice打开该版图所生成的SPICE文件，对SPICE文件进行设置，包括加载包含文件、设定电源电压、设定输入信号、分析设定以及输出设定。设置的SPICE语句如图4-5所示。

图4-2 设置的SPICE语句
根据设置后的SPICE文件，得到如图4-6所示的NAND3仿真波形图。

4-3 NAND3版图仿真波形图
图4-6从上到下依次为A、B、C、Y，由NAND3的版图仿真波形图可知：当输入信号A、B、C中含有低电平时，输出Y为高电平；只有当A、B、C都输入高电平时，输出才为低电平。与NAND3的电路仿真波形图的结果以及3输入与非门的逻辑功能对比可知，NAND3版图设计是正确的。

4.2 反相器（INV）的版图设计与仿真
根据反相器的电路图在L-Edit中画出版图，如图4-10所示。其中A为输入端信号，Y为输出端信号。

4-4 INV版图
从INV版图中提取出SPICE文件，用T-Spice软件打开生成的该电路生成的SPICE文件。对SPICE文件进行设置，包括加载包含文件、设定电源电压、设定输入信号、分析设定以及输出设定。设置的SPICE语句如图4-11所示。

图4-5 INV中设置的SPICE语句
利用T-Spice对设置好的INV的SPICE文件进行仿真，INV的仿真波形图如图4-12所示。

4-6 INV版图仿真波形图
图4-12的仿真波形文件中从下到上依次为A、Y。当输入信号A为高电平时，输出信号Y为低电平；当输入信号A为低电平时，输出信号Y为高电平。比较反相器的版图与电路图的仿真波形图可知，该反相器的版图设计的正确性。
4.3 3-8译码器版图及仿真
根据图设计的译码器电路图和已有的版图模块在L-Edit中编辑3-8译码器的版图，如图4-7所示。

图4-7 3-8译码器的版图
在图4-7中M为加减法控制信号，CP为时钟脉冲信号，CLR为清零信号，Z为进位/借位端信号，Q3、Q2、Q1为输出信号，Q3为最高位，Q1为最低位。
对该版图进行DRC检查，其结果报告如图4-8所示。

图4-8 yimaqi 的DRC检查结果
从yimaqi的DRC检查结果中可以看出yimaqi版图在设计规则方面的正确性。
从yimaqi版图提取出SPICE文件，在SPICE文件中加入设置，包括加载包含文件、设定电源电压、设定输入信号、分析设定以及输出设定。加载的设置如图4-9所示。

图4-9 yimaqi设置的SPICE语句
通过T-Spice仿真，得到JISHUQI版图仿真波形文件如下图4-10所示。

图4-10 3-8译码器版图仿真波形图
从下到上依次为Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 C，其中Y7和AB重叠了。由图可以看出根据ABC输入000 001 010 011 100 101 110 111八种情况输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7八种结果。比较3-8译码器的电路仿真波形文件和版图仿真波形文件可知，3-8译码器版图设计的逻辑功能与电路设计的逻辑功能相符合，该版图实现了3-8译码器的功能。

5 LVS对比
版图绘制完后，除需要通过设计规则检查（DRC）外，还要与原理图进行对比，以检查在版图中实际形成的电路的与原理图中的电路（即需要的电路）是否一致。对该设计的LVS对比如图5-1所示。

图5-1 LVS对比结果报告
由图5-1所示的LVS对比报告没能相同，可能是因为某些地方设置没有完全匹配。

设计总结
最终能够顺利的完成了38译码器的原理图以及版图设计，这期间我不仅向老师请教设计过程中遇到的难题，也和同学相互研究讨论，通过本次课程设计，我再次复习了所学的知识，把数字电子技术同版图设计相结合，对三输入与非门以及Tanner 软件的运用有了一个比较完整的认识和了解，并系统的掌握了设计的过程和方法。在设计中的每一步，我都做了认真的考虑，在这样点滴考虑与思量过程中，更清晰了解整个设计过程。对Tanner 软件的各种操作也比较熟练了。通过这次设计我学到了很多知识。
在这次课程设计过程中，要感谢王老师在课程设计上给予我的帮助，提供给我的支持与建议，这是我能顺利完成这次报告的主要原因，让我能把课程设计做得更加完善。课程设计这些东西是无法在平时上课的过程中学到的，实践出真知，只有在实践中我们才能更好的学到东西，从而学习更多实用的东西。

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