计算机组成原理 -总体.pptx

单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2015/3/17,#,单击此处编辑母版标题样式,2008-2010 by Li Weigang.All rights reserved.,计算机组成原理,考点,1,计算机基本组成,重点,翻译,成机器语言程序,运行,用户编写的高级语言程序,目标程序,计算机,结果,计算机解题过程,考点,1,计算机基本组成,重点,传统,机器,M1,（机器语言程序）,虚拟机器,M2,（操作系统机器）,微程序机器,M0,（微指令语言程序）,虚拟机器,M3,（汇编语言机器）,虚拟机器,M4,（高级语言机器）,由硬件直接执行,由微程序解释机器指令,由机器语言解释操作系统,由汇编程序翻译,成机器语言程序,由编译程序翻译,成汇编语言程序,考点,1,计算机基本组成,重点,计算机由以下,6,部分组成：,控制器,运算器,内存储器（内存或者主存）,外存储器（外存或者辅助存储器）,输入设备（例如：键盘，鼠标）,输出设备（例如：显示器）,中央处理器（,CPU,）,考点,1,计算机基本组成,重点,控制器,运算器,输入设备,内存储器,外存储器,输出设备,MAR,MDR,存储体,M,考点,1,计算机基本组成,重点,ACC,MQ,ALU,X,CU,IR,PC,CPU,累加器，当运算器中的算数逻辑单元执行算数或逻辑预算时，为,ALU,提供工作区，用户传输和暂存数据,运算器,控制器,算术逻辑,单元，完成对二进制数据的定点算数元算、逻辑运算以及移位操作,还包含程序状态寄存器，一是体现指令结果的各种状态信息，二是控制信息。,X,和,MQ,都属于数据缓冲寄存器，作用：,1.,作为,CPU,和内存、外部设备之间的信息传送的中转站；,2.,补偿,CPU,和内存、外围设备之间的操作速度差别；,3.,在单累加器结构的运算器中，兼做操作数寄存器,程序计数器，,用来存放预执行指令的地址,指令寄存器，存放当前的指令,控制单元，用来分析当前指令所需完成的操作，并发出各种位操作命令序列,指令和数据存于主存单元的地址,指令,注释,操作码,地址码,0,000001,0000001000,取数,x,至,ACC,1,000100,0000001001,乘,a,得,ax,，存于,ACC,2,000011,0000001010,加,b,的,ax+b,，存于,ACC,3,000100,0000001000,乘,x,得,(ax+b)x,，存于,ACC,4,000011,0000001011,加,c,得,a,+bx+c,，存于,ACC,5,000010,0000001100,存数，将,a,+bx+c,存于主存单元,6,000101,0000001100,打印,7,000110,停机,8,x,原始数据,x,9,a,原始数据,a,10,b,原始数据,b,11,c,原始数据,c,12,存放结果,考点,2,流水线与并行处理,重点,指令流水线的基本概念,流水线技术是通过并行硬件来提高系统性能的常用方法，它其实是一种,任务分解,的技术，把一件任务分解过若干顺序执行的子任务，不同的子任务由不同的执行机构来负责执行，而这些执行机构可以同时并行工作。,考点,2,流水线与并行处理,重点,一个指令的执行过程可以分成多个阶段（或过程）。,假设,将一条指令的执行过程分为如下,3,个阶段：取指，分析和执行。,执行,k+1,取指,k,分析,k,执行,k,取,指,k+1,分析,k+1,取指,k,分析,k,执行,k,取,指,k+1,分析,k+1,执行,k+1,取,指,k+2,分析,k+2,执行,k+2,顺序执行方式,流水线,执行方式,考点,2,流水线与并行处理,重点,流水线的执行计算,情况一,：假定某任务可分为,n,个子任务，每个子任务需要时间,t,，,则,完成该任务所需的时间即为,n,t,。,若以传统方式，则完成,k,个任务所需的时间是,knt,；,若以流水线技术执行，则完成,k,个任务花费的时间是（,n+k-1,）,t,。,考点,2,流水线与并行处理,重点,流水线的执行计算,情况二,：假定某任务可分为,n,个子任务，每个子任务需要时间不同，例如,t1,，,t2,，,t3,。,若以传统方式，则完成,k,个任务所需的时间是,(t1+t2+t3+),k,；,若以流水线技术执行，则完成,k,个任务花费的时间是t1+t2+t3+)+(k-1),maxt1,t2,t3,。,考点,2,流水线与并行处理,重点,例如：若指令流水线把一条指令分为取指、分析和执行三个部分，且三部分的时间分别是取指,2ns,，分析,2ns,，执行,1ns,。那么,100,条指令全部执行完毕所需要的时间就是,(,2+2+1,),+(100-1,),2=203ns,。,那么吞吐率为,(100,)/203=4.93,，加速比为,500/203=2.46,。,考点,2,流水线与并行处理,重点,影响流水线的主要因素,转移指令,共享资源访问的冲突,响应中断,考点,3,数据码制的表示,重点,原码,移码,补码,反码,考点,3s,数据码制的表示,重点,原码：将最高位用作符号位（,0,表示整数，,1,表示负数），其余各位代表数值本身的绝对值的表示形式。,-11 =1 0 0 0 1 0 1 1,符号位,考点,3s,数据码制的表示,重点,反,码：正数的反码与原码相同。负数的反码符号位为,1,，其余各位为该数绝对值的原码按位取反。,-11 =1 0 0 0 1 0 1 1,反码形式,1,1,1,1,0,1,0,0,考点,3s,数据码制的表示,重点,补码：正数的补码与原码相同。负数的补码是该数的反码加,1,，这个加,1,就是“补”。,-11 =1 0 0 0 1 0 1 1,反码形式,1,1,1,1,0,1,0,0,补,码形式,1,1,11,0,1,0,1,考点,3s,数据码制的表示,重点,移,码：,又,称为增码，移码的符号表示与补码相反，是在移码的基础上把首位取反得到的，适合于阶码的运算。,-11 =1 0 0 0 1 0 1 1,反码形式,1,1,1,1,0,1,0,0,补,码形式,1,1,1,1,0,1,0,1,移码形式,0,1,1,1,0,1,0,1,考点,4s,主存储器,重点,RAM,SRAM,DRAM,ROM,PROM,EPROM,PROM,闪存存储器,主存储器的分类,考点,4s,主存储器,重点,主存储器的组成,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,4W*16B,片数计算,(4,/,2),(16/4)=8,片,考点,4s,主存储器,重点,主存储器的地址编码,主存储器（内存）采用的是随机存取方式，需对每个数据块进行编码。,CBFFFH,A4002H,A4000H,A4001H,CBFFF-A4000+1=28000H,163840,个字节,160KB,考点,5,高速缓存,重点,Cache,Cache,的功能是提高,CPU,数据输入,/,输出的速率，突破所谓的“冯,诺依曼瓶颈”，即,CPU,与存储系统间数据传送带宽限制。,考点,5s,高速缓存,重点,Cache,的基本工作原理,地址总线,主存,数据总线,Cache,替换机构,可装进,？,命,中？,块号,块内地址,块号,块内地址,主存,Cache,地址映射变换机构,Cache,存储体,CPU,N,N,Y,Y,访问主存装入,Cache,直接通路,Cache,地址,Cache,考点,5s,高速缓存,重点,Cache,命中率,如果,Cache,的访问命中率为,h,（通常,1-h,就是,Cache,的失效率），而,Cache,的访问周期时间是,t1,，主存储器的访问周期时间是,t2,，则整个系统的平均访存时间就应该是：,t3=h,t1+(1-h),t2,考点,5s,高速缓存,重点,Cache,存储器的映射机制,直接映射（固定的映射关系）,全相联映射（灵活性大的映射关系）,组相联映射（上述两种映射的折中）,考点,5s,高速缓存,重点,直接映射,全相联映射,组相联映射,0,1,2,3,4,5,6,7,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0,1,2,3,4,5,6,7,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0,1,2,3,4,5,6,7,第,0,组,第,1,组,第,2,组,第,3,组,考点,5s,高速缓存,重点,假设主存容量为,512K,16,位，,Cache,容量为,4096,16,位，块长为,4,个,16,位的字，访存地址为字地址。,（1,）在直接映射的方式下，设计主存的地址格式。,（,2,）在全相联映射方式下，设计主存的地址格式。,（,3,）在二路相联映射方式下，设计主存的地址格式。,解：（,1,）根据,Cache,容量为,4096=,字，得,Cache,字地址为,12,位,。根据块长为,4,，且访问地址为字地址，得字块地址为,2,位，即,b=2,，且,Cache,共有,4096/2=1024=,即,c=10,。根据主容量为,512K=,主存字地址为,19,位。在直接映射方式下，主存字块标记为,19-12=7,。,主存字块标记,Cache,字块地址,字,块内地址,7,10,2,考点,5s,高速缓存,重点,假设主存容量为,512K,16,位，,Cache,容量为,4096,16,位，块长为,4,个,16,位的字，访存地址为字地址。,（,1,）在直接映射的方式下，设计主存的地址格式。,（,2,）在全相联映射方式下，设计主存的地址格式。,（,3,）在二路相联映射方式下，设计主存的地址格式。,解：（,2,）在全相联映射方式下，主存字块标记为,19-b=19-2=17,位。,主存字块标记,字,块内地址,17,2,考点,5s,高速缓存,重点,假设主存容量为,512K,16,位，,Cache,容量为,4096,16,位，块长为,4,个,16,位的字，访存地址为字地址。,（,1,）在直接映射的方式下，设计主存的地址格式。,（2,）在全相联映射方式下，设计主存的地址格式。,（,3,）在二路相联映射方式下，设计主存的地址格式。,解：（,3,）在,二,路组相联映射方式下，一组内有两块，得,Cache,共分,1024/2=512=,q=9,，主存字块标记为,19-q-b=19-9-2=8,位。,主存字块标记,组地址,字,块内地址,8,2,9,考点,5s,高速缓存,重点,Cache,淘汰算法,随机淘汰,先进先出淘汰,最近最少使用淘汰,Cache,存储器的写操作,写直达,写回,标记法,在,CPU,中，,_,可用于传送和暂存用户数据，为,ALU,执行算术逻辑运算提供工作区。,A.,程序计数器,B.,累加寄存器,C.,程序状态寄存器,D.,地址寄存器,处理机主要有处理器、存储器和总线组成，总线包括,_,A.,数据总线、地址总线、控制总线,B.,并行总线、串行总线、逻辑总线,C.,单工总线、双工总线、外部总线,D.,逻辑总线、物理总线、内部总线,以下关于复杂指令集计算机（,Complex Instruction Set Computer,，,CISC,）和精简指令集计算机,RISC,（,Reduced Instruction Set Computer,，,RISC,）的叙述中，错误的是,_,A.,在,CISC,中，其复杂指令都采用硬布线逻辑来执行,B.,采用,CISC,技术的,CPU,，其芯片设计复杂度更高,C.,在RISC,中，更适合采用硬布线逻辑执行命令,D.,采用,RISC,技术，指令系统中的指令种类和寻址方式更少,若,用,8,位机器码表示十进制数,-101,，则源码表示的形式为,(_1_),；补码表示的形式为,(_2_),。,(1)A.11100101B.10011011C.11010101D.11100111,(2)A.11100101B.10011011C.11010101D.11100111,101=64+32+4+1,=,+,+,+,=0 1 1 00 1 0 1,-101=1 1 1 0 0 1 0 1,补码,形式,1,0,0 1,1,0,1,1,某逻辑电路有两个输入分别为,X,和,Y其输出端为,Z,。当且仅当两个输入端,X,和,Y,同时为,0,时，输出,Z,才,为,0,，则该电路输出,Z,的逻辑表达式为,_,A.XYB,C.X,YD.X+Y,X,Y,XY,X,Y,X+Y,0,0,0,1,0,0,0,1,0,1,1,1,1,0,0,1,1,1,1,1,1,0,0,1,在进行定点原码乘法运算时，乘积的符号位是被乘数的符号位和乘数的符号位,_,运算来获得的。,A.,相,或,B.,相与,C.,相异或,D.,分别取反后在相或,被乘数符号位,乘数符号位,相或,相异或,分别取反后在相或,0,0,0,0,0,1,0,1,1,0,1,1,1,0,1,0,1,1,1,1,1,1,0,0,是指按内容访问的存储器。,A.,虚拟存储器,B.,相联,存储器,C.,顺序访问存储器,D.,随机访问存储器,以下关于,Cache,的叙述中，正确的是,_,A.,在容量确定的情况下，替换算法的时间复杂度是影响,Cache,命中率的关键因素,B.Cache,的设计思想是在合理成本下提高命中率,C.Cache,的设计目标是容量尽可能与主存容量相等,D.CPU,中的,Cache,容量应大于,CPU,之外的,Cache,容量,下列存储设备中，存取速度最快的是,_,A.,主存,B.,辅存,C.,寄存器,D.,高速缓存,某种,部件使用在,10000,台计算机中，运行工作,1000,小时后，其中,20,台计算机的这种部件失效，则该部件千小时可靠度,R,为,_,A.0.990B.0.992C.0.996D.0.998,R=(10000-20)/10000,=0.998,两个部件的可靠度,R,均为,0.8,，由这两个部件串联构成的系统的可靠度为,(_1_),；由这两个部件并联构成的系统的可靠度为,(_2_),。,(1)A.0.8B.0.64C.0.90D.0.96,(2)A.0.8B.0.64C.0.90D.0.96,系统可靠度计算：,并联系统：,1-,（,1-R1,）,（,1-R2,）,=1-,（,1-0.8,）,（,1-0.8,）,=0.96,串联系统,:R1,R2=0.8,0.8=0.64,在,CPU,中用于跟踪指令地址的寄存器是,_,A.,地址寄存器,(MAR)B.,数据寄存器,(MDR),C.,程序计数器,(PC)D.,指令寄存器,(IR),计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其,_,A.,操作码应存入指令寄存器,(IR,),，地址码应存入程序计数器,(PC,),B.,操作码应存入程序计数器,(PC,),，地址码应存入指令寄存器,(IR,),C.,操作码和地址码都应存入指令寄存器,(IR),D.,操作码和地址码都应存入程序计数器,(PC),在计算机系统中采用总线结构，便于实现系统的积木化构造。同时可以,_,A.,提高数据传输速度,B.,提高数据传输量,C.,减少信息传输线的数量,D.,减少指令系统的复杂性,若每一条指令都可以分解为取指、分析和执行三步。已知取值时间,=4,t,，分析时间,=3,t,，执行时间,=5,t,。如果按串行方式执行完,100,条指令需要,(_1_),。如果按照流水方式执行，执行完,100,条指令需要,(_2_),t,。,(1)A.1190B.1195C.1200D.1205,(2)A.504B.507C.508D.510,串行方式：,(4,t+3,t+5,t),100=1200,t,流水线,方式：,(4,t+3,t+5,t,)+(100-1),5,t=507,t,关于在,I/O,设备与主机间交换数据的叙述，,_,是错误的。,A.,中断方式下，,CPU,需要,执行程序来实现数据传送任务,B.,中断方式和,DMA,方式下，,CPU,与,I/O,设备都可同步工作,C.,中断方式和,DMA,方式中，快速,I/O,设备更适合采用中断方式传递数据,D.,若同时接到,DMA,请求和中断请求，,CPU,优先响应,DMA,请求,某指令流水线由,5,段组成，第,1,、,3,、,5,段所需时间为,t,，第,2,、,4,段所需时间分别为,3,t,、,2,t,，如图,1-4,所示，那么连续输入,n,条指令时的吞吐率（单位时间内执行的指令个数）,TP,为,_,A.n/5,(3+2),t,B.n/(3+3+2),t+3(n-1),t,C.n/(3+2),t+3(n-3),t,D.n/(3+2),t+5,3,t,t,t,2,t,t,t,图,1-4,指令流水线,在以下输入输出控制方法中，采用,_,可以使得设备与主存间的数据块传送无需,CPU,干预。,A.,程序控制输入输出,B.,中断,C.DMAD.,总线控制,内存单元按字节编址，地址,0000A000H,0000BFFFH,共有,_,个存储单元,A.8192KB.1024K,C.13KD.8K,0000BFFFH,0000A002H,0000A000H,0000A001H,0000BFFFH-0000A000H+1=00002000H,8192,个字节,8K,采用,Cache技术可以提高计算机性能，,_,属于,Cache,的特征,A.,全部用软件实现,B.,显著提高,CPU,数据输入输出的速率,C.,可以显著提高计算机的主存容量,D.,对程序员是不透明的,虚拟存储器是为了使用户可运行比主存容量大得多的程序，它要在,_,之间进行信息动态调度，这种调度是由操作系统和硬件两者配合来完成。,A.CPU,和,I/O,总线,B.CPU,和主存,C.,主存和辅存,D.BIOS,和主存,若采用,8K,16bit,存储的芯片构成,2M,16,b,it,的存储器需要,_,片。,A.128B.256,C.512D.,不确定,8K*16bit,8,K,*16bit,8,K,*16bit8,K,*16bit,8,K,*16bit,8K*16bit,2M*16bit,片数计算,(2M/8K),(16bit/16bit)=256,片,评价,CPU,性能一般有三个重要指标，其中,_,不是重要的指标,A.CPU,功率,B.,时钟频率,C.,每,条指令所花时钟周期数,D.,指令条数,_,是指一批处理对象采用顺序串行执行方式处理所需时间与采用流水执行方式处理所需时间的比值,A.,流水线加速比,B.,流水线吞吐率,C.,流水线效率,D.,流水线加速度,若某计算机系统的,I/O,接口与主存采用统一编址，则输入输出操作是通过,_,指令来完成的。,A.,控制,B.,访,存,C.,输入输出,D.中断,在程序的执行过程中，,Cache,与主存的地址映像由,_,A.,程序员进行调度,B.,操作系统进行管理,C.,程序员和操作系统共同协调完成,D.,专门的硬件自动完成,总线复用方式可以,_,A.,提供总线的传输带宽,B.,增强总线的功能,C.,提高,CPU,的利用率,D.,减少总线中信号线的数量,指令系统中采用不同寻址方式的目的是,_,A.,提高从内存获取数据的速度,B.,提高从外存获取数据的速度,C.,降低操作码的译码难度,D.,扩大寻址空间并提高编程灵活性,若某计算机采用,8,位整数补码表示数据，则运算,_,将产生溢出。,A.-127+1B.-127-1,C.127-1D.127+1,原码,补码,127,0 1 1 1 1 1 1 1,0 1 1 1 1 1 1 1,-127,1 1 1 11 1 1 1,1 0 0 0 0 0 0 1,A,1 0 0 0 0 0 0,1+1=,1 0 0 0 0 0,1 0,B,1 0 0 0 0 0 0,1-1=,1 0 0 0,0 0,0 0,C,0 1 1 1 1 1 1 1,-1=,0 1 1 1,1,1 1,0,D,0 1 1 1 1 1 1 1,+1=0,0 0 0 0 0 0 0,