《超大规模集成电路设计导论》第6章：电路参数计算.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,第六章 电路参数计算,清华大学计算机系,2026/4/15 周三,1,第一节 信号传输延迟,数字电路的延迟由四部分组成：,门延迟,连线延迟,扇出延迟,大电容延迟,一、,CMOS,门延迟：,门延迟的定义,本征延迟,2026/4/15 周三,2,上升时间,tr,：,输出信号波形从“1”电平的10%上升到90%需要的时间。即：,V0：10%90%,Vdd,。,下降时间,tf,：,输出信号波形从“1”电平的90%下降到10%需要的时间。即：,V0：90%10%,Vdd,。,延迟时间,td,：,输入电压变化到50%,Vdd,的时刻到输出电压变化到50%,Vdd,时刻之间的时间差。,2026/4/15 周三,3,1、下降时间：,设：输入波形为理想脉冲,Cl,上的电压从0.9,Vdd,下降到,Vdd,-,Vtn,过程中，,N,管工作在,饱和区,Cl,上的电压从,Vdd,-,Vtn,下降到0.1,Vdd,过程中，,N,管工作在,线性区,根据放电电流的瞬态方程：,2026/4/15 周三,4,CMOS,反相器下降时间为：,设：,Vtn,=0.2Vdd,Vdd,=5v,2、上升时间：,由充电电流的瞬态方程：,2026/4/15 周三,5,CMOS,反相器的上升时间为：,设：|,Vtp,|=0.2Vdd,如果两管尺寸相同：时，,有：,2026/4/15 周三,6,3、延迟时间：,通常假设输入信号为理想的阶跃信号的情况下，计算门的,平均延迟时间,：,2026/4/15 周三,7,二、连线延迟,在计算连线延迟时，我们用最简单的,RC,网络模型。考察节点,Vi,的时间响应：,2026/4/15 周三,8,当网络节点分得很密时，上式可写成微分形式：,式中：,r,为单位长度电阻，,c,为单位长度电容。,通常信号在连线上的传播延迟时间可以用下式估算：,其中：,l,为连线长度，由于 ，,l,在连线延迟中起主要作用。为了减小延迟时间，可行的策略是在连线中加若干个,Buffer。,2026/4/15 周三,9,三、电路扇出延迟,逻辑门的输出端所接的输入门的个数称为电路的扇出：,F,out,对于电路扇出参数的主要限制是：,2026/4/15 周三,10,扇出端的负载等于每个输入端的栅电容之和：,在电路设计中，如果一个反相器的扇出为,N，,即,F,out,=N。,其驱动能力应提高,N,倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降,N,倍。,2026/4/15 周三,11,四、大电容负载驱动电路,问题：,一个门驱动非常大的负载时，会引起延迟的增大。要想在允许的门延迟时间内驱动大电容负载，只有提高 ，即增大,W，,将使栅面积,L,W,增大，管子的输入电容（即栅电容）,Cg,也随之增大，它相对于前一级又是一个大电容负载。如何解决这一问题呢？,Mead,和,Conway,论证了用,逐级放大,反相器构成的驱动电路可有效地解决驱动大电容负载问题,。,2026/4/15 周三,12,例如：设一个标准反相器：,如果不增加反相器的驱动能力，其延迟时间将增大27倍，即,T=27tpd,。,2026/4/15 周三,13,逐级放大,方法：为了保证输出低电平,V,ol,不变，而维持标准反相器的 不变的条件下，逐级放大驱动管和负载管的宽长比，使每级放大的比例因子,f,相等。,2026/4/15 周三,14,第二节 功 耗,CMOS,电路的功耗主要由两部分组成：,1,、,静态功耗：由反向漏电流造成的功耗。,2,、,动态功耗：由,CMOS,开关的瞬态电流和负载电容的充放电造成的功耗。,2026/4/15 周三,15,一、,CMOS,功耗,1、静态功耗,CMOS,在静态时，,P、N,管只有一个导通。由于没有,V,dd,到,GND,的直流通路，所以,CMOS,静态功耗应当等于零。但在实际当中，由于存在反向漏电流：,静态功耗：,其中：,n,为器件个数。,2026/4/15 周三,16,2、动态功耗,（1）假设输入波形为理想的阶跃波形,CMOS,电路在“0”和“1”的转换过程中，,P、N,管会同时导通，产生一个窄脉冲电流，由,V,dd,到,GND。,同时，对负载电容充电也需要电流。,平均功耗为：2026/4/15 周三,17,（2）输入为非理想的波形,另一种动态功耗称为交变功耗,P,A,，,它是在输入波形为非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通而引起的功耗。,交变电流 的峰值，,tr,，,tf,为输入信号的上升及下降延迟时间。,总功耗：,P=P,s,+P,d,+P,A,2026/4/15 周三,18,二、漏源截止电流,对于增强型的,MOS,管，,Vg,Vt,时，由于,PN,结反向漏电流等原因造成的电流称为截止电流，以,Ioff,表示。,引起漏电的原因很多，下面仅介绍形成截止电流的几个组成部分，以,N,管为例：,2026/4/15 周三,19,1、,PN,结反向饱和电流,I,0,结，,其中：,A,为,PN,结面积，,D,电子扩散系数，,Ln,电子扩散长度，本征载流子浓度.,2,、,耗尽层产生电流,Ig,其中：,Xd,为耗尽层宽度，为少数载流子寿命。,2026/4/15 周三,20,3,、,场开启漏电流,MOS,管的结构是金属氧化物半导体，在有源区我们利用此结构来做,MOS,管。在场区，同样也有可能存在这种结构，从而形成寄生的晶体管。,例如：一条,Al,引线如果跨越了两个相邻的扩散区，那麽就会形成场开启现象，产生场开启电流。,2026/4/15 周三,21,三、栅源直流输入电阻,对于结构完整的热生长,SiO,2,，,厚度在1500 左右时，电阻可达 以上。这样高的输入阻抗，使,MOS,电路具有很可贵的特性：,（1）当一个,MOS,管驱动后面的,MOS,电路时，由于后面不取电流，所以静态负载能力很强。,（2）由于输入阻抗很高，使栅极漏电流很小。在室温下，,V,ds,为零时，栅极漏电流一般只有,左右。这样可以将信息在输入端的栅电容上暂存一定时间，这就为,MOS,动态电路创造了条件。,2026/4/15 周三,22,四、直流导通电阻,漏源电压,Vds,与漏源电流,Ids,的比值称为直流导通电阻,Ron，,即：,1,、,非饱和区的直流导通电阻,当,Vds,趋于零时，,2026/4/15 周三,23,2,、,饱和区的直流导通电阻,临界饱和点：,Vds,=,Vgs,-,Vt,，,即在临界饱和点的直流导通电阻为线性区,Vds,=0,时的直流导通电阻的两倍：,2026/4/15 周三,24,五、栅源击穿电压,BVgs,对于热生长的,SiO,2,的临界击穿电场强度为,，对于栅氧化层厚度 ，理论上允许的最大电压为：,2026/4/15 周三,25,六、漏源击穿电压,BV,ds,晶体管出现沟道夹断后，工作在饱和区，其电流,Ids,不随,Vds,发生变化，出现恒流现象，但此时,Vds,不能任意加大，否则会发生漏源击穿现象。,2026/4/15 周三,26,第四节,CMOS,电路的闸流（,Latch-up）,效应,一、闸流效应的起因,在CMOS,芯片结构中，,存在一条由,V,dd,到,V,ss,的寄生的,P,+,/N/P/N,+,的电流通路。,这,PNPN,通路包含了,三个,PN,结，形成了,交叉耦合的一对,PNP,和,NPN,的双极型晶体管。,2026/4/15 周三,27,阱内有一个纵向,NPN,管，阱外有一个横向,NPN,管，两个晶体管的集电极各自驱动另一个管子的基极，构成正反馈回路。,P,阱中纵向,NPN,管的电流放大倍数,约为50-几百，,P,阱外横向,PNP,管的,大约为0.5-10。,PNP,管发射极,P+,与,P,阱之间的距离越小则,值越大。,Rw,和,Rs,为基极寄生电阻，阱电阻,Rw,的典型值为1,K-20K,之间，衬底电阻,Rs,的典型值在500-700,。,如果两个晶体管的电流放大倍数和基极寄生电阻,Rw,、,Rs,值太大，则很容易在外部噪声的作用下，触发闸流效应。,2026/4/15 周三,28,二、闸流效应的控制,防止和控制闸流效应需要从生产工艺和版图设计两方面着手。通常所采取的措施，其目标基本都是减小寄生晶体管的电流增益,和降低寄生晶体管的基射极分流电阻,Rw,、,Rs,。,减小,值,：增加横向,PNP,管的基极宽度，减小其电流放大倍数,pnp,。,2026/4/15 周三,29,采用伪收集极,：在,P-,阱和,P+,之间加一个接地的，由,P-,和,P+,组成的区域。它可以收集由横向,PNP,管发射极注入进来的空穴。这就阻止了纵向,NPN,管的基极注入，从而有效地减少,PNP,管的电流放大倍数,pnp,。,2026/4/15 周三,30,采用保护环,保护环可以有效地降低横向电阻和横向电流密度。同时，由于加大了,P-N-P,管的基区宽度使,pnp,下降。,2026/4/15 周三,31,