第1章Verilog层次化设计.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,Verilog,HDL,数字系统设计及实践,第,1,章,Verilog,层次化设计,学习指南,【,知识目标,】,（,1,）了解,Verilog,设计中的模块的概念；,（,2,）了解层次化设计的概念；,（,3,）了解,Testbench,的概念。,【,技能目标,】,（,1,）能够描述一个完整的简单模块；,（,2,）能够通过模块实例化完成层次化的设计。,【,重点难点,】,（,1,）模块实例化的理解；,（,2,）,Testbench,的概念。,1.1,一个简单的例子,四位全加器的设计,【,例,1.1,】,利用,Verilog,HDL,语言和层次化设计方法来设计一个四位全加器电路。,/example_1_1:full adder,/,四位的全加器由四个一位的全加器构成。,module fadder_4,(,i_A,i_B,i_Cin,o_S,o_Cout,);,input 3:0,i_A,i_B,;/,输入端口,i_A,i_B,input,i_Cin,;/,输出端口,i_Cin,output 3:0,o_S,;/,输出端口,o_S,output,o_Cout,;/,输出端口,o_Cout,wire Cout_1,Cout_2,Cout_3;/wire,型数据,Cout_1,Cout_2,Cout3,1.1,一个简单的例子,四位全加器的设计,/,实例化四个,1,位的全加器,fadder_1 u_fadder_1_1,(,.i_A(i_A0),.i_B(i_B0),.,i_Cin(i_Cin,),.o_S(o_S0),.o_Cout(Cout_1),);,fadder_1 u_fadder_1_2,(,.i_A(i_A1),.i_B(i_B1),.i_Cin(Cout_1),.o_S(o_S1),.o_Cout(Cout_2),);,1.1,一个简单的例子,四位全加器的设计,fadder_1 u_fadder_1_3,(,.i_A(i_A2),.i_B(i_B2),.i_Cin(Cout_2),.o_S(o_S2),.o_Cout(Cout_3),);,fadder_1 u_fadder_1_4,(,.i_A(i_A3),.i_B(i_B3),.i_Cin(Cout_3),.o_S(o_S3),.,o_Cout(o_Cout,),);,endmodule,1.1,一个简单的例子,四位全加器的设计,/,定义一个一位的全加器,module fadder_1,(,i_A,i_B,i_Cin,o_S,o_Cout,);,input,i_A,i_B,;/,输入端口,i_A,i_B,input,i_Cin,;/,输入端口,i_Cin,output,o_S,o_Cout,;/,输出端口,o_S,o_Cout,/,计算结果值：,o_S,=,i_A,i_B,i_Cin,assign,o_S,=,i_A,i_B,i_Cin,;,/,计算进位值：,o_Cout,=,（,i_A,i_B,）,i_Cin+(i_A)(i_B,),assign,o_Cout,=(,i_A,i_B,)&,i_Cin,|,i_A,&,i_B,;,endmodule,1.1,一个简单的例子,四位全加器的设计,图,1.1,四位全加器结构图,利用,Verilog,HDL,进行层次化设计，其描述的电路结构与真实的电路结构很相近，因此通常可以直接画出电路的结构图。用结构图来表示这个四位全加器，如图,1.1,所示。,1.2模块和端口,一个模块通常就是,一个电路单元器件,图,1.2,模块和端口,一个模块的代码主要由下面几个部分构成：,模块名定义、端口描述和内部功能逻辑描述。,1.2,模块和端口,1.2.1,模块定义,定义模块要使用关键字“,module”,和“,endmodule,”,，其语法格式为：,module,模块名,(,端口声明列表,),；,端口定义,.,endmodule,1.2.2,端口定义,在,Verilog,中定义端口有两种风格：普通风格和,ANSI C,风格。,普通风格：,M,odule,模块名（端口名,1,，端口名,2,，,.,）；,然后接下来需要对输入输出端口进行定义，如：,input ,位宽,-1,：,0,端口名,1,，端口名,2,；,output ,位宽,-1,：,0,端口,3,；,inout,位宽,-1,：,0,端口名,4,；,1.2,模块和端口,module,模块名,(,input ,位宽,-1,：,0,端口名,1,，端口名,2,；,output ,位宽,-1,：,0,端口,3,；,inout,位宽,-1,：,0,端口名,4,；,);,利用,ANSI C,风格，可以一次性的完成模块名和端口的定义，,使得代码更为紧凑，减少了出错的几率，因此推荐使用这种风格进行端口定义。,本书中给出的所有例子都采用,ANSI C,风格来定义端口。,module fadder_4,(,input 3:0,i_A,i_B,;,input,i_Cin,;,output 3:0,o_S,;,output,o_Cout,;,）,;,1.2,模块和端口,2.3,模块实例化,图,1.3,模块实例化示意图,通过多次实例化相同模块，,我们实际上在电路中设计,了,4,个相同的一位加法器，,只是它们在电路中的名字,和连接关系各不相同。,1.2,模块和端口,对已定义好的模块进行实例化引用的语法格式如下：,模块名 实例名（端口连接关系列表）；,在实例化时可以用两种方式书写端口连接关系列表。,第一种是命名端口连接方式，其语法格式为：,模块名 实例名（,.,端口名（连接线,1,）,.,端口名,2,（连接线,2,），,）；,2.3,模块实例化,每个连接关系用一个点开头，端口名后面在括号中注定该端口需要连接到当前层次模块中的哪个信号,fadder_1 u_fadder_1_1,(,.i_A(i_A0),.i_B(i_B0),.,i_Cin(i_Cin,),.o_S(o_S0),.o_Cout(Cout_1),);,各个端口在连接列表中的顺序可以随便交换,第二种是顺序接口连接方式,模块名 实例名（连接线名,1,连接线名,2,，,）；,fadder_1 add1(i_A0,i_B0,i_Cin,o_S0,o_Cout);,module fadder_1,(,i_A,i_B,i_Cin,o_S,o_Cout,);,不能随意改变端口连接列表中信号的排列顺序，否则会导致错误的连接关系,注意：信号连接类型,模块端口和与之连接的信号的数据类型必须遵循下面的规定：,1,输入端口在模块内部必须为,wire,型数据，在模块外部可以连接,wire,或者,reg,类型数据。,2,输出端口在模块内部可以为,wire,或,reg,型数据，在模块外部必须连接到,wire,型数据。,3,连接的两个端口位宽可以不同，但其仿真结果可能因,Verilog,仿真器而异，通常会有警告。,1.3,层次化设计思想,图,1.4,自顶向下的设计,所谓,自顶向下,，也就是从整个系统设计的顶层开始，往下一层将系统划分为若干个子模块，然后再将每一个子模块又向下一层划分为若干的子模块。通过这样将整个系统逐次向下分解，一个顶层设计最后可以细分为若干较小的基本 功能块，直到不能继续分解为止。,以例,1.1,的全加器为例。模块,fadder_4,是设计的顶层，,4,位全加器向下划分为,4,个较小的,1,位全加器子模块。模块,fadder_1,是设计的底层，实现了,1,位全加器的功能。,顶层模块通过实例化调用,4,个,1,位全加器，将其串联在一起构成最终的四位全加器电路。,另一种常见的设计方法是自底向上（,Bottom-UP,）的设计，它与自顶向下的设计相反。,首先对现有的底层功能模块进行分析和设计，然后使用这些模块来搭建上一层的功能更丰富的模块，直至完成顶层模块的设计。,提示：,Verilog,HDL,并行编程的思想,这是与,C,语言最本质的区别。即在同一仿真时间各个模块完成计算。,1.4 Testbench,的概念,图,1.5,testbench,结构,在设计数字电路系统时，通常将,测试模块,和功能模块分开设计，其中测试模块也称测试台（,Testbench,）。,Testbench,同样可以用,Verilog,来描述，这使得系统测试更容易。,Testbench,是通过对设计部分施加,激励,，然后检查其输出正确与否来完成,其验证功能的。,1.4 Testbench,的概念,【,例,1.3,】,为例,1.1,的全加器设计,Testbench,，以验证其功能。,/example_1_3:,一个简单的,Testbench,module,tb_fadder,();,reg,3:0 A,B;,reg,Cin,;,wire 3:0 S;,wire,Cout,;,/,通过实例化在,Testbench,中调用被测对象,fadder_4,模块,fadder_4 u_fadder_4,(,.,i_A(A,),.,i_B(B,),.,i_Cin(Cin,),.,o_S(S,),.,o_Cout(Cout,),);,1.3 Testbench,的概念,/,添加激励,initial begin,#0 A =4b0000;/,激励信号,i_A初始值,0,B =4b0000;/,激励信号,i_B,初始值,0,Cin,=1b0;/,激励信号,i_Cin,初始值,0,#20 A =4b1111;/20ns,后，,i_A,值变为,15,#20 B =4b0001;/20ns,后，,i_B,值变为,1,#20 A =4b1110;/20ns,后，,i_A,值变为,14,#20,Cin,=1b1;/20ns,后，,i_Cin,值变为,1,#10$finish;/,结束仿真,end,/,调用系统函数,$monitor,监视列表中的参数变化并显示,initial,$,monitor($time,A:%d,B:%d,Cin:%d,sum:%d,carry:%d,A,B,Cin,S,Cout,);,endmodule,1.4 Testbench,的概念,图,1.6,tb_fadder,结构,而从系统函数,$monitor,中得到的仿真结果如下：,0 A:0 B:0 Cin:0,sum:0,carry:0,20 A:15 B:0 Cin:0,sum:15,carry:0,40 A:15 B:1 Cin:0,sum:0,carry:1,60 A:14 B:1 Cin:0,sum:15,carry:0,80 A:14 B:1 Cin:1,sum:0,carry:1,1.4 Testbench,的概念,图,1.6,tb_fadder,结构,而从系统函数,$monitor,中得到的仿真结果如下：,0 A:0 B:0 Cin:0,sum:0,carry:0,20 A:15 B:0 Cin:0,sum:15,carry:0,40 A:15 B:1 Cin:0,sum:0,carry:1,60 A:14 B:1 Cin:0,sum:15,carry:0,80 A:14 B:1 Cin:1,sum:0,carry:1,图,1.7,Testbench,产生的激励波形及其得到的输出,输出端口,S,，,Cout,的波形在图,1.7,中已显示，与系统函数,$monitor,打印出的结果也是一致的。,1.5,仿真与综合,图,1.8,综合与仿真示意图,仿真是指利用仿真工具，在,PC,机上对,Verilog,代码所描述,的电路功能进行验证,综合是指将,Verilog,描述的代,码转换成实际的电路结构。,转换后的电路可以用于生产,并实现成为真正的芯片硬件电路。,本章小结,从层次化设计的角度出发，介绍,Verilog,HDL,设计的基本方法和概念。,层次化设计方法：自顶向下，自底向上。,Testbench,即电路设计的测试模块,思考与练习,模块一般由哪几个部分组成，内部功能描述一般又由哪几个部分组成，描述先后顺序,有何影响？,2.,模块内能否嵌套模块？如果模块内描述需要用到底层模块，何种方法实现？,3.,简述层次化设计的理解，何种方法可以创建层次化结构描述电路？,4.,对照图,1.6,和例,1.2,，分别找出在时刻,20ns,，,40ns,，,60ns,，,80ns,时与波形变化所对应的,测试代码段，并将其编号填入对应的括号中,20ns,：（）；,40ns,：（）；,60ns,：（）；,80ns,：（）,思考与练习,5.,一个模块的原理图如下：,请写出这个模块的定义（包括端口列表及定义），内部结构不需写。,6.,请将下面右边的语句块分别与左边的空白部分连线，以组成一个完整的模块设计。,