数字电路第五章 锁存器 触发器.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第5章,锁存器和,触发器,教学基本要求,1、掌握 各类触发器的功能和电路简化表示。,2、掌握各类触发器的特性方程。,3、熟悉各类触发器的电路结构并能分析其工作原理。,第5,章,锁存器和,触发器,第5,章,锁存器和,触发器,5.1,双稳态存储单元电路,5.1.1,双稳态的概念,1,、双稳态的物理模型,2,、稳态和介稳态,5.1.2,双稳态存储单元电路,1,、电路结构,2,、逻辑状态分析,1,1,G,1,G,2,v,i1,v,i2,图5.1.2 双稳态存储单元电路,1,1,G,1,G,2,v,i1,v,i2,2逻辑状态分析,（1,）若,Q=0，,则,Q=1，,Q=1，,保证了,Q=0。,形成了第一种稳态,（2,）若,Q=1，,则,Q=0，,Q=0，,保证了,Q=1。,形成了第二种稳态,3,、模拟特性分析,v,o1,v,i1,(,v,i2,),(,v,o2,),d,a,e,c,b,v,o1,v,o2,有3,个交点,(,平衡点,):,M(,稳态,)、,N(,稳态,)、,P(,介稳态,),P,M,N,两种稳态之一一旦出现，都可长期保持，固称为双稳态电路。,G,1,传输特性,G,2,传输特性,5.2,锁存器,锁存器,:,是一种对脉冲电平敏感的存储单元电路,（2,）逻辑符号,G,1,G,2,Q,Q,S,R1,1,触发器,:,是一种对脉冲边沿敏感的存储电路,5.2.1,SR,锁存器,Q,R,S,Q,1,、基本,SR,锁存器,（1,）电路,（3,）由图得逻辑表达式,Q=R+Q,Q=S+Q,S,R,Q,Q,锁存器状态,0,0,不变,不变,保持,0,1,0,1,0,1,0,1,0,1,1,1,0,0,不确定,（3,）逻辑表达式,（4,）功能表（表5.2.1）,Q=R+Q,Q=S+Q,可见：正常工作时，输入信号要满足,SR=0,的,约束条件,，即,S=R=1,是不允许的,。,基本的,SR,锁存器具有,保持、置,0,、置,1,功能。,保持,例5.2.1 图5.2.1（,a）,中基本,RS,锁存器的,S、R,端的输入波形如图5.2.3虚线上边所示，试画出,Q,和,Q,的波形。,电路结构,（5,a）,用与非门组成的基本,SR,锁存器,G,1,&,&,G,2,逻辑符号,S,R,Q,Q,S,R,功能表,可见：输入,SR,为,00时，锁存器处于不确定态；约束条件为：,或,SR=1,1,0,1,0,不变,不变,1,1,1,1,0,0,0,1,0,1,Q,Q,S,R,逻辑表达式,Q=SQ Q=RQ,逻辑表达式,电路结构,（5,b）,用与非门组成的基本,SR,锁存器,逻辑符号,S,R,Q,Q,S,R,功能表,1,0,1,0,不变,不变,1,1,1,1,0,0,0,1,0,1,Q,Q,S,R,可见：输入 为00时，锁存器处于不确定态；约束条件为：,或,SR=1,例5.2.2,运用基本,RS,锁存器,，消除机械开关触点抖动引起的脉冲输出。,（,a）,开关在,t,0,时断开，,t,1,时接通；（,b）,实际输出波形,例5.2.2,运用基本,RS,锁存器,，消除机械开关触点抖动引起的脉冲输出。,（,a）,电路,（,b）,波形图,S,离开,B,时,S,打到,A,时,2,、逻辑门控,SR,锁存器,（1,）电路结构及逻辑符号,&,1,1,&,G,1,G,4,G,3,G,2,Q,3,Q,4,Q,Q,R,S,E,E,为控制信号，一般为时钟脉冲。,（,b）,逻辑符号,（,a）,电路结构,Q,1R,1S,C1,Q,E,S,R,（2,）电路的工作原理,当,E=0,时，锁存器状态不受,SR,影响；,E=1,时，锁存器状态由,SR,决定。,逻辑符号中1,R、1S,受,C1,控制，约束条件仍为：,SR=0。,Q,Q,4,例5.2.3,逻辑门控,SR,锁存器的,E，S，R,的波形如图所示，锁存器的原始状态为,Q=0，Q=1，,试画出：,Q,3,Q,4,，Q,和,Q,的波形,。,&,1,1,&,G,1,G,4,G,3,G,2,Q,3,Q,4,Q,Q,R,S,E,Q,3,E,S,R,该电路很少直接应用，但是重要的基本单元电路,5.2.2,D,锁存器,Q,1D,C1,Q,E,D,（1,）电路结构(图5.2.10）,（2逻辑符号,（3,）功能表,0,1,不变,Q,1,0,D,置1,置0,保持,功能,1,0,不变,Q,1,1,0,E,1,、逻辑门控,D,锁存器,&,1,1,&,G,1,G,4,G,3,G,2,Q,3,Q,4,Q,Q,R,S,E,D,G,5,1,2,、传输门控,D,锁存器,（1,）逻辑电路(图5.2.11）,1,1,E,C,C,G,3,G,4,1,G,1,G,2,D,C,C,C,C,1,TG,TG,TG,1,TG,2,（2,）工作原理,1,G,1,G,2,D,1,TG,2,TG,1,1,G,1,G,2,D,1,TG,2,TG,1,当,E=1,时,，,TG,1,导通，,TG,2,断开，,Q=D,当,E=0,时,，,TG,1,断开，,TG,2,导通，,D,被封锁，,Q,保持,，为双稳。,1,1,E,C,C,G,3,G,4,1,G,1,G,2,D,C,C,C,C,1,TG,TG,TG,1,TG,2,当,E=1,时,，,Q=D,；,当,E=0,时,，,Q,保持,。,例5.2.4 图5.2.11（,a）,电路的输入信号,D、E,的波形如图所示，试画出,Q,和,Q,的波形,。,解：由前分析知道：,据此可画出,Q,和,Q,的波形,3、,D,锁存器的动态特性,（1,）定时图,建立时间,t,SU,:,表示,D,信号对,E,下降沿的最少时间提前量。,E,Q,t,D,t,W,t,PLH,t,H,t,PHL,（）说明,保持时间,t,H,:,表示,D,信号在,E,电平下降后需要保持的最少时间。,脉冲宽度,t,W,:,表示保证,D,信号正确传送对,E,信号最小宽度的要求。,传输延迟时间,t,PLH,和,t,PLH,:,表示,D、E,信号作用后,Q（,或,Q）,响应 的最大延迟时间。,4,、典型集成电路,中规模集成,CMOS,八,D,锁存器,(74,HC/HCT373),传输门控,D,锁存器,表,5.2.4 74,HC/HCT373,的功能表,高阻,H ,锁存和禁止输出,L,H,L,H,L L L,L L H,锁存和读锁存器,L,H,L,H,L,H,L,L H H,使能和读锁存器（传送模式）,QN,D,N,LE,OE,输出,内部锁存器状态,输入,工作模式,注：,D,N,和,Q,N,的下标表示第位锁存器。,L,和,H,表示门控电平,LE,由高变低之前瞬间,D,N,的电平。,5.3,触发器,D,锁存器在,E=1,期间更新状态，此期间输出随输入变化。,E,CP,CP,有上升沿触发,下降沿触发,CP,CP,在时钟脉冲边沿作用下的状态刷新称为,触发,；具有这种特性的存储单元电路称为,触发器.,触发器主要有三种：,主从触发器,维持阻塞触发器,传输延迟触发器,5.3.1 主从触发器,主从触发器由两级锁存器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主锁存器,还有一级的输入与主锁存器的输出连接，其状态由主锁存器的状态决定，称为 从锁存器,。,1,、电路,组成,1,G,3,G,4,C,C,C,C,1,TG,TG,TG,3,TG,4,1,G,1,G,2,D,C,C,C,C,1,TG,TG,TG,1,TG,2,主锁存器,从锁存器,1,CP,C,C,G,3,G,4,2,、工作原理,当,CP=0,时,，,TG,1,导通，,TG,2,断开，信号进入主锁存器，,Q=D；,同时,TG,3,断开，,TG,4,导通，,从锁存器维持，,Q,不变,。,当,CP,从0,跳到,1,时,，,TG,1,断开,，断开了,D,与主锁存器的联系；同时,TG,2,导通，,主锁存器保持,。这时,TG,3,导通，,TG,4,断开，将,Q,传到,Q,端,使,Q,=D,。,1,G,3,G,4,C,C,C,C,1,TG,TG,TG,3,TG,4,1,G,1,G,2,D,C,C,C,C,1,TG,TG,TG,1,TG,2,主锁存器,从锁存器,1,CP,C,C,G,3,G,4,2,、工作原理,当,CP=0,时,，,TG,1,导通，,TG,2,断开，信号进入主锁存器，,Q=D,；,同时,TG,3,断开，,TG,4,导通，,从锁存器维持，,Q,不变,。,当,CP,从0,跳到,1,时,，,TG,1,断开,，断开了,D,与主锁存器的联系；同时,TG,2,导通，,主锁存器保持,。这时,TG,3,导通，,TG,4,断开，将,Q,传到,Q,端,使,Q,=D,。,3、,D,触发器的特性方程,（,CP,上升沿有效,）,可见，,从锁存器,在工作中总是跟随,主锁存器,的状态变化，因之称为“,主从,”触发器。而功能上属于脉冲边沿作用引起状态刷新，固称为,D,触发器,。,如以,Q,n,+1,表示,CP,信号上升沿到达后触发器的状态，则有：,称为,D,触发器的特性方程。,4,、典型集成电路,（3,）逻 辑符号,（2,）原理（74,HC/HCT74),（1,）内部电路（74,HC/HCT74),1,G,1,G,2,D,C,C,C,C,TG,TG,TG,1,TG,2,1,1,1,1,1,G,3,G,4,C,C,C,C,TG,TG,TG,3,TG,4,1,1,1,1,1,CP,C,C,G,3,G,4,S,D,置位端，,R,D,复位端，有优先权；,非号,是低电平有效。当,CP,上升沿有效。,（4）74,HC/HCT74,的功能表,1,0,D,1,0,1,0,1,Q,n,+1,Q,n,+1,CP,R,D,S,D,0,1,1,1,0,1,1,0,0,1,1,1,0,1,0,输出,输入,表,5.3.1,74,HC/HCT74,的功能表,约束：,5.3.2,维持阻塞,触发器,1,、电路组成,CP,D,&,&,&,&,G,5,G,6,Q,Q,&,&,&,&,G,1,G,2,Q,1,&,&,&,&,G,3,G,4,Q,2,Q,3,Q,4置1,维持线,置0,阻塞线,置1,阻塞、置,0,维持线,2,、工作原理,(2),CP,由0到1,后瞬间，,G,2,G,3,打开，,Q,2,Q,3,由,G,1,G,4,输出状态决定，,Q,n,+1,=D。,(3),CP=1,期间，触发器状态不受,D,的影响。,当,Q=1,时,Q,2,=0，,将,G,1,封锁，维持,Q,2,=0，,从而维持,Q=1，,称,置,1,维持线,；,将,G,3,封锁，,Q,3,=1,也不会变，从而阻塞了,D,输入的置,0,信号，称,置,0,阻塞线,。,当,Q=0,时,Q,3,=0，,将,G,4,封锁，既而阻塞了,D=1,信号，,Q,4,=1,与,CP=1、Q,2,=1,维持,Q,3,=0,称,置,1,阻塞、置,0,维持线,。,(1),CP=0,时，,G,2,G,3,被封锁，输出,Q,状态不变。,Q,2,Q,3,使,G,1,G,4,打开，,Q,4,=D,Q,1,=D。,（,1）,CP=0,时，触发器的状态不变。可接收信 号,D。,（2）当,CP,由0变1时触发器翻转。,Q,n,+1,=D。,（3）,触发器翻转后，在,CP=1,时输入信号被封锁。触发器的状态不变。,该触发器是,在,CP,正跳沿前接受输入信号,，,正跳沿时触发器翻转,，,正跳沿后输入即被封锁,，三步都是在正跳沿前后完成.,工作原理归纳,3,、典型集成电路,74,LS74、74F74（TTL,集成）CP,D,&,&,&,&,G,5,G,6,Q,Q,&,&,&,&,G,1,G,2,Q,1,&,&,&,&,G,3,G,4,Q,2,Q,3,Q,4,S,D,R,D,右图为74,F74,电路，是,在,图,5.3.5的基础上增加直接置1端和直接置0端构成。,直接置1端,直接置0端,5.3.3,利用传输延迟的触发器,1,、逻辑电路,2,、逻辑符号,G,12,G,11,G,13,G,4,G,3,G,23,G,22,G,21,&,&,&,&,&,&,Q,Q,1,1,CP,J,K,S,R,JK,触发器,1J,1K,CP,C1,Q,Q,J,K,3,、工作原理,触发器状态不变，处于稳态。,G,12,G,11,G,13,G,4,G,3,G,23,G,22,G,21,&,&,&,&,&,&,Q,Q,1,1,CP,J,K,S,R,0,1,1,0,0,0,0,0,0,G,13,、G,23,打开,，,Q,状态不变。,设触发器的前状态为,Q,n,，,由图可得,(1),CP=0,时，封锁,G,12,、G,22,、G,3,、G,4,，JK,被锁；,(2),CP,由0变1,后瞬间，,G,12,、G,22,抢先打开，,G,11,、G,21,仍锁定，输出不变。延迟一段时间，,J、K,经,G,3,、G,4,起作用。,触发器状态不变,同时：,可见：无论,J、K,为何值，若,Q,n,=1，,则,S=1；,若,Q,n,=0，,则,R=1，,即,S、R,不可能同时为,0,。电路已接收了,J、K。,S=,JQ,n,、R=,KQ,n,仍作用于,G,13,、G,23,的输入端。,在,S，R,尚未来得及变化的期间，由于,G,12,、G,22,输出为,0,，输出的,SR,锁存器的输出状态由,S、R,确定,(,右图为此时的等效电路,)，,触发器的状态将依,JK,转换。,随着,G,3,、G,4,延迟的结束，,S=R=1，,触发器回到,(1),的情况。,(3),CP,由,1,变,0,后的瞬间，,G,12,、G,22,抢先关闭，,G,3,、G,4,两门的延迟使,&,&,Q,Q,S=,JQ,n,R=,KQ,n,触发后的输出状态为,:,整理得：,这就是,JK,触发器,的,特性方程,:,时钟脉冲,CP,取非,说明是下降沿触发,(,),由于这种触发器的状态转换发生在时钟脉冲由1变0瞬间，为区别下降沿到来前后触发器的状态，以,Q,n,表示触发器现在的状态，以,Q,n,+1,表示触发器下一个状态，则由等效图得,&,&,Q,Q,S=,JQ,n,R=,KQ,n,4,、典型集成电路,74,F,系列,TTL,电路,JK,触发器，见,P.222,图,与原理电路相比，改变了门电路的位置，增加了置位,(置1),端和复位（置,0,）端,74,F112,74,F112,芯片含有两个,JK,触发器,4,、典型集成电路,逻辑符号：,1S,D,2S,D,1Q2R,D,2K,1CP,1K,2J,1J,2CP,1R,D,2Q,2Q,1Q,1J,C1,1K,S,R,74,F112,的国标逻辑符号（引脚见右图5.3.10),图5.3.10,74,F112,的国标逻辑符号,H,H,H,H,H,H,L,H,R,D,CP,H,L,L,J,L,H,L,K,L,H,H,L,H,L,L,H,Q,n,+1,输出,H,H,H,H,H,L,S,D,输入,Q,n,+1,H,H,L,L,表,5.3.2 74,F112,功能表,5.3.4,触发器的动态特性,动态特性,:,反映触发器对输入信号和时钟信号之间的时间要求,以及输出对时钟响应的延迟时间。,CP,Q,t,D,t,W,tPLH,t,H,t,PHL,t,PHL,t,PLH,T,cmin,Q,(1),建立时间,t,SU,(2),保持时间,t,(3),传输延迟时间,t,PLH,和,t,PHL,(4),触发脉冲宽度,t,W,(5),最高触发频率,f,cmax,f,cmax,=1/,T,cmin,5.4,触发器的逻辑功能,一、几种触发器,通常分为：,D,触发器、,JK,触发器、,T,触发器、,SR,触发器等几种。,以时钟脉冲的触发沿到来为界，触发沿到来前触发器的状态称为,现态,Q,n,，,而触发沿触发后的状态称为,次态,Q,n+1,。,(1),D,Q,Q,CP,1D,C1,T,Q,Q,CP,1T,C1,J,Q,Q,CP,1J,C1,K,1K,S,Q,Q,CP,1S,C1,R,1R,(2),(4),(3),逻辑功能：是触发器的次态与现态、输入信号的逻辑关系。可用,特性表、特性方程,或,状态图,来描述。,D=1,D=0,二、,D,触发器,2、,特性方程：逻辑功能的逻辑表达式描述。,Q,n,D,Q,n+1,0,0,0,0,1,1,1,0,0,1,1,1,0,1,1,、特性表：逻辑功能的真值表描述。,Q,n+1,=D,3、,D,触发器状态图：逻辑功能的状态图表示。,D=1,D=0,J=,K=0,J=0 K=,三、,JK,触发器,2、,JK,触发器特性方程,Q,n,J,K,Q,n+1,0,0,0,0,0,0,1,00,1,0,1,0,1,1,1,1,0,0,1,1,0,1,0,1,1,0,1,1,1,1,0,0,1,1,、特性表,3、,D,触发器状态图,J=1 K=,J=,K=1,例,5.4.1 设下降沿触发的,JK,触发器时钟脉冲和,J、K,信号的波形如图5.4.4中虚线上部所示，试画出输出端,Q,的波形，设触发器的初始状态为0。,解：根据特性表、逻辑表达式或状态图都可画出,Q,端的波形，如图5.4.4虚线下部所示。,T=0,T=0,四、,T,触发器,2、,T,触发器特性方程,Q,n,T,Q,n+1,0,0,0,0,1,1,1,0,1,1,1,0,0,1,1,、特性表,3、,T,触发器状态图,T=1T=1,T=1,时为,计数态，,T=0,为保持态。,4、,T,触发器,(2),T,触发器特性方程,Q,n,T,Q,n+1,0,1,1,1,1,0,0,1,(1),特性表,(3),T,触发器状态图,T=1,T=1,(4),T,触发器逻辑符号,CP,C1,Q,Q,S=,R=0,S=0 R=,五、,SR,触发器,2、,SR,触发器特性方程,Q,n,S,R,Q,n+1,0,0,0,0,0,0,1,0,0,1,0,1,0,1,1,不确定,1,0,0,1,1,0,1,0,1,1,0,1,1,1,1,不确定,0,1,1,、特性表,3、,SR,触发器状态图,S=,1,R=,0,S=,0,R=1,可见：,用,JK,触发器可实现,SR,触发器的功能。,六、,D,触发器功能的转换,1、,D,触发器构成,JK,触发器,电路,:,J,Q,Q,CP,1D,C1,1,&,1,&,K,2、,D,触发器构成,T,触发器,电路,:,Q,Q,CP,1D,C1,=,T,Q,Q,CP,1D,C1,=,1,T,3、,D,触发器构成,T,触发器,Q,Q,CP,1D,C1,(1),用异或门实现,(2),用同或门实现,（1）锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息，所以又称为存储单元或记忆单元。,（2）锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态3）基本,SR,锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用期间由输入信号决定其状态，状态随输入信号变化而变化。,（4）触发器是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲上升沿或下降沿作用下改变状态。,（5）触发器按逻辑功能分类有,D,触发器、,JK,触发器、,T(T,),触发器和,SR,触发器。它们的功能可用特性表、特性方程和状态图来描述。每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其他功能的触发器。,小结,作 业,P238：5.2.5;5.3.1;5.4.1;5.4.3;5.4.6;,第五章习题课,5.2.3 由与或非门组成的,SR,锁存器如图题5.2.3所示，试分析其工作原理并列出功能表。,保持,保持,0,1,不确定,不变,不变,1,0,0,不变,不变,0,1,0,0,1,0,1,0,0,1,1,0,1,1,1,1,锁存器状态,Q,Q,R,S,E,图5.2.3功能表,解：图题5.2.3中的锁存器，当,E=0,时，无论输入端,S、R,逻辑值如何变化，其输出都维持原来状态不变；,当,E=1,时，其输出跟随,S、R,逻辑值的变化而变化。它的功能表如图5.2.3功能表所示。,5.2.4 图题5.2.3所示锁存器的,E、R、S,端的输入信号波形如图题5.2.4所示，试画出,Q,和,Q,端的波形，设初态,Q=0。,解：从初态,Q=0,开始，按照图题5.2.4所示波形，根据图5.2.3功能表，推导出输出端,Q,和,Q,的波形，如图题解5.2.4所示。,图题解5.2.4,保持,保持,0,1,不确定,不变,不变,1,0,0,不变,不变,0,1,0,0,1,0,1,0,0,1,1,0,1,1,1,1,锁存器状态,Q,Q,R,S,E,图5.2.3功能表,Q,解：由教材,P215,功能表，先用传送模式，,LE1，,更新状态，然后,LE0,把新,状态锁存。设计电路如图（,a），,要求的波形如图（,b）。,5.4.5 电路如图题5.4.5所示，设各触发器的初态为0，画出在,CP,脉冲作用下,Q,端的波形。,图题5.4.5,解:,由,JK,触发器的特性方程 ，对照图题5.4.5各触发器电路可得各图的特性方程：,由,方程可画出各触发器,Q,波形如右：,5.4.7 逻辑电路如图题5.4.7所示，已知,CP,和,A,的波形，画出触发器,Q,端的波形。设触发器的初始状态为0。,解：,分析：时钟脉冲的变化一方面使,Q,变化，另一方面,Q,和,CP,又引起清零,R,的变化导致,Q,变化，故综合考虑，也画出,R,波形。,在,Q=0,时,R=1,只有 负跳变时,Q,才能变，而,Q=1,时，在 =1时，,R=0,又使,Q=0,一旦,Q=0，R,又立即变为1。结果如上图。,图题5.4.7,5.4.10 逻辑电路和输入信号波形如图题5.4.10所示，画出各触发器,Q,端向波形。设触发器的初始状态均为0。,解：,图题5.4.10中的,R,端是异步置零端，高电平有效，当,R=1,时,Q=0。,分别分析,CP,1,和,R,1,对,Q,1,的影响及,CP,2,和,R,2,对,Q,2,的影响，列出真值表，然后画出如图题解5.4.10所示波形。,图题5.4.10,0 1 0,0 0 1,0 1 0,0 1 0,1 0 1,1 0 1,0 0 1,1 0 1,图题解5.4.10,1 0 1,0 0 1,1 0 1,1 0 1,0 1 0,0 1 0,0 0 1,0 1 0,1 0 1,初态 0 0 1,CP,2,R,2,(Q,1,)Q,2,Q,2,CP,1,R,1,(Q,2,)Q,1,Q,1,真值表,归纳：基本锁存器、门控,SR,锁存器、门控,D,锁存器、主从触发器和边沿触发器触发翻转的特点。,（,1）,基本锁存器动作特点：在输入信号,S,和,R,的全部作用时间内，都能直接改变输出端,Q,和 的状态。,（,2）,门控,SR,锁存器：在使能,E=1,的全部时间内，,S,和,R,的变化都将引起输出端,Q,和 的状态的相应改变。,（3）,门控,D,锁存器：在使能有效,E=1,的全部时间内，,D,的变化都将引起输出端,Q,和 的状态的相应改变。在,E,由1变0后，将锁存,E,由1变0瞬间前,D,所确定的,Q,状态。,（,5）边沿触发器（非主从触发器）：其状态仅取决于,CP,信号触发沿到达时输入端信号的逻辑状态，而在这以前或以后，输入信号的变化对触发器的状态没有影响。,（4）主从触发器：翻转分两步，第一步在,CP=1(,或,CP=0),期间，主锁存器接收输入端的信号被置成相应的状态，从锁存器不变；第二步，在,CP,下降沿(或上升沿,),到来时，从锁存器由主锁存器的状态决定翻转。,（,6）画触发器状态波形图时，一般先画触发器触发沿虚线，对此时刻，由特性表、表达式或状态图决定次态（即看给出条件触发器翻转或保持），触发沿时刻外要注意置0 置1条件的变化也影响状态变化。,